頻分復(fù)用通信系統(tǒng)Verilog代碼Quartus仿真

名稱：頻分復(fù)用通信系統(tǒng)Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

頻分復(fù)用( FDM Frequency Division Multiplexing)就是將用于傳軸信的總帶寬劃分成若干個(gè)子頻帶(或稱子信道),每一個(gè)子信道傳輸1路信號(hào)·頻分復(fù)用要求總頻率寬度大于各個(gè)子信道頻率之和·同時(shí)為了保證各子估道中所傳輸?shù)男盘?hào)互不干擾,應(yīng)在各子信道之間設(shè)立隔離帶,這樣就保證了各路信號(hào)互不干擾條件之一)·頻分復(fù)用技術(shù)的特點(diǎn)是所有子信道傳輸?shù)男盘?hào)以并行的方式工作每一路信號(hào)傳輸時(shí)可不考慮傳輸時(shí)延·因而頻分復(fù)用技術(shù)取得了非常廣泛的應(yīng)用

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演示視頻：

設(shè)計(jì)文檔：

1. 頻分復(fù)用原理示意圖（下圖為3路頻分復(fù)用）

2. 工程文件

3. 程序文件

4. 程序編譯

5. RTL圖

6. Testbench

7. 仿真圖

整體仿真圖

相位累加器模塊

Sin ROM模塊

部分代碼展示:

`timescale?1ns?/?1ps
//累加器
module?Frequency_ctrl(
????input?clk_50M,
????input?[15:0]?frequency,//頻率控制字
????output?[15:0]?addra//輸出地址
????);
?
//相位累加器位寬16位
reg?[15:0]?addr_sum=16'd0;
always@(posedge?clk_50M)
????addr_sum<=addr_sum+frequency;//累加器
????
assign?addra=addr_sum;//輸出地址
endmodule

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