60秒倒計(jì)時(shí)器Verilog代碼vivado ego1開發(fā)板

名稱：60秒倒計(jì)時(shí)器Verilog代碼vivado? ego1開發(fā)板

軟件：vivado

語言：Verilog

代碼功能：

60秒倒計(jì)時(shí)器

1、按下復(fù)位按鍵后開始60秒倒計(jì)時(shí)，每秒遞減1，減到0后保持。

2、使用數(shù)碼管顯示倒計(jì)時(shí)。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在ego1開發(fā)板驗(yàn)證，ego1開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. 管腳約束

5. Testbench

6. 仿真圖

部分代碼展示:

`timescale?1ns?/?1ps
//////////////////////////////////////////////////////////////////////////////////
//?Company:?
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//?
//?Create?Date:?2019/12/15?23:45:16
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//////////////////////////////////////////////////////////////////////////////////
module?test_bench();
????reg?clk_100M;//100M
????reg?key_in;//按下高，S0---R11
????wire?[7:0]?seg_led;//數(shù)碼管顯示
????wire?[1:0]?seg_select;//數(shù)碼管位選
downcount_time?i_downcount_time(
????.?clk_100M(clk_100M),//100M
????.?key_in(key_in),//按下高，S0---R11
????.?seg_led(seg_led),//數(shù)碼管顯示
????.?seg_select(seg_select)//數(shù)碼管位選
????);
initial?begin
key_in=0;
#100;
key_in=1;
#100;
key_in=0;
end
always?begin
clk_100M=1;
#5;
clk_100M=0;
#5;
end
endmodule

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=467