名稱(chēng):電子鐘設(shè)計(jì)Verilog代碼Quartus仿真
軟件:Quartus
語(yǔ)言:Verilog
代碼功能:
電子鐘的設(shè)計(jì)(Clock)
設(shè)計(jì)一個(gè)具有時(shí)、分、秒計(jì)時(shí)的電子鐘,按24小時(shí)計(jì)時(shí)。要求:
(1)數(shù)字鐘的時(shí)間用六位數(shù)碼管分別顯示時(shí)、分、秒。
(2)用控制鍵KEY,對(duì)數(shù)字鐘分別進(jìn)行分、時(shí)校正。
(3)具有仿廣播電臺(tái)整點(diǎn)報(bào)時(shí)的功能,即每逢59分53秒、55秒及57秒時(shí),BEEP蜂鳴器發(fā)出3聲500Hz低音,在59分59秒時(shí)發(fā)出一聲1kHz高音,它們的持續(xù)時(shí)間均為1秒。最后一聲高音結(jié)束的時(shí)刻恰好為正點(diǎn)時(shí)刻。
(4)只有定時(shí)鬧鐘功能,且最長(zhǎng)鬧鈴時(shí)間為10秒。要求可以任意設(shè)置鬧鐘的時(shí)、分:間鈴信號(hào)為500HZ和1kHz的方波信號(hào),兩種頻率的信號(hào)交替輸出,且均持續(xù)1秒。設(shè)置一個(gè)停止間鈴控制鍵,可以停止輸出閑鈴信號(hào)。
(5)輸入時(shí)鐘脈沖的頻率為50MHz基礎(chǔ)部分:完成時(shí)分秒的計(jì)數(shù)顯示與仿真。
FPGA代碼Verilog/VHDL代碼資源下載:www.hdlcode.com
演示視頻:
設(shè)計(jì)文檔:
F1,//模式設(shè)置按鍵--4'd0:計(jì)時(shí),4'd1:鬧鐘
F2,//設(shè)置修改
F3,//修改確認(rèn)
F4,//修改時(shí)分秒,鬧鐘關(guān)閉
使用方法:一共4個(gè)控制按鍵,F(xiàn)1~F4,F(xiàn)1為模式設(shè)置按鍵,通過(guò)這個(gè)按鍵可以設(shè)置當(dāng)然顯示的是鬧鐘時(shí)間還是實(shí)際計(jì)時(shí)時(shí)間,F(xiàn)2是修改時(shí)間按鍵,修改方法為,先按下F2,再按F4修改小時(shí),修改后按下F3確認(rèn),再按F4修改分鐘,修改后按下F3確認(rèn),再按F4修改秒鐘,修改后按下F3確認(rèn)就推出修改模式了。鬧鐘時(shí)間修改也是一樣,就是先按F1切換到鬧鐘顯示,再修改。鬧鐘響時(shí),按下F4關(guān)閉。
1. 工程文件
2. 程序文件
3. 程序編譯
4. RTL圖
5. 模塊說(shuō)明
按鍵下降沿檢測(cè)模塊用于檢測(cè)按鍵是否按下、模式設(shè)置模塊用于切換鬧鐘時(shí)間和計(jì)時(shí)時(shí)間、計(jì)時(shí)模塊用于計(jì)時(shí)及設(shè)置時(shí)間,鬧鐘模塊用于設(shè)置鬧鐘、顯示模塊用于控制數(shù)碼管顯示、鬧鈴模塊用于整點(diǎn)報(bào)時(shí)和鬧鐘響鈴。
6. Testbench
7. 仿真圖
部分代碼展示:
module?Digital_clock( input?clk_50M, input?key_0,//模式設(shè)置按鍵--4'd0:計(jì)時(shí),4'd1:鬧鐘 input?key_1,//設(shè)置修改 input?key_2,//修改確認(rèn) input?key_3,//修改時(shí)分秒,鬧鐘關(guān)閉 output?[2:0]?led_jishi_time,//設(shè)置時(shí)間指示燈 output?[2:0]?led_alarm_time,//設(shè)置鬧鐘指示燈 output?bell_out,//鬧鐘 output?[3:0]?led_mode,//led顯示當(dāng)前模式--4'd0:計(jì)時(shí),4'd1:鬧鐘 output?[5:0]?bit_select,//數(shù)碼管位選 output?[7:0]?seg_select//數(shù)碼管段選 ); wire?[3:0]?state_mode;//當(dāng)前模式,4'd0:計(jì)時(shí),4'd1:鬧鐘 wire?[7:0]?hour_time;//時(shí) wire?[7:0]?minute_time;//分 wire?[7:0]?second_time;//秒 wire?[7:0]?alarm_hour_time;//鬧鐘時(shí) wire?[7:0]?alarm_minute_time;//鬧鐘分 wire?[7:0]?alarm_second_time;//鬧鐘秒 wire?key_0_negedge; wire?key_1_negedge; wire?key_2_negedge; wire?key_3_negedge; wire?clk_1Hz; //分頻模塊 fenping?fenping_Hz( .?clk_50M(clk_50M), .?clk_1Hz(clk_1Hz) ); //按鍵下降沿檢測(cè)模塊 key_jitter?key_0_jitter( .?clkin(clk_50M),????? .?key_in(key_0), .?key_negedge(key_0_negedge) ); //按鍵下降沿檢測(cè)模塊 key_jitter?key_1_jitter( .?clkin(clk_50M),????? .?key_in(key_1), .?key_negedge(key_1_negedge) ); //按鍵下降沿檢測(cè)模塊 key_jitter?key_2_jitter( .?clkin(clk_50M),????? .?key_in(key_2), .?key_negedge(key_2_negedge) ); //按鍵下降沿檢測(cè)模塊 key_jitter?key_3_jitter( .?clkin(clk_50M),????? .?key_in(key_3), .?key_negedge(key_3_negedge) ); //模式設(shè)置 set_mode?i_set_mode( .?clk_50M(clk_50M), .?set_mode_key(key_0_negedge), .?led_mode(led_mode),//led顯示當(dāng)前模式 .?state_mode(state_mode)//當(dāng)前模式,4'd0:計(jì)時(shí),4'd1:鬧鐘 ); //計(jì)時(shí) jishi?i_jishi( .?clk_50M(clk_50M), .?clk_1Hz(clk_1Hz), .?state_mode(state_mode),//當(dāng)前模式,4'd0:計(jì)時(shí),4'd1:鬧鐘 .?set_time_key(key_1_negedge),//設(shè)置時(shí)間 .?confirm_key(key_2_negedge),//確認(rèn) .?change_time_key(key_3_negedge),//設(shè)置時(shí)分秒 .?led_jishi_time(led_jishi_time), .?hour_time(hour_time),//時(shí) .?minute_time(minute_time),//分 .?second_time(second_time)//秒 ); //鬧鐘設(shè)置 alarm_clock?i_alarm_clock( .?clk_50M(clk_50M), .?state_mode(state_mode),//當(dāng)前模式,4'd0:計(jì)時(shí),4'd1:鬧鐘 .?set_time_key(key_1_negedge),//設(shè)置時(shí)間 .?confirm_key(key_2_negedge),//確認(rèn) .?change_time_key(key_3_negedge),//設(shè)置時(shí)分秒 .?led_alarm_time(led_alarm_time), .?alarm_hour_time(alarm_hour_time),//時(shí) .?alarm_minute_time(alarm_minute_time),//分 .?alarm_second_time(alarm_second_time)//秒 ); //響鈴 Bell?i_Bell( .?clk_50M(clk_50M), .?clk_1Hz(clk_1Hz), .?clear_alarm(key_3_negedge),//關(guān)閉鬧鐘鍵(key3) .?alarm_hour_time(alarm_hour_time),//鬧鐘時(shí) .?alarm_minute_time(alarm_minute_time),//鬧鐘分 .?alarm_second_time(alarm_second_time),//鬧鐘秒 .?hour_time(hour_time),//時(shí) .?minute_time(minute_time),//分 .?second_time(second_time),//秒 .?bell_out(bell_out)//蜂鳴器,為低電平時(shí),蜂鳴器響 ); //數(shù)碼管顯示 display?i_display( .?clk(clk_50M), .?state_mode(state_mode),//當(dāng)前模式,4'd0:計(jì)時(shí),4'd1:鬧鐘 .?hour_time(hour_time),//時(shí) .?minute_time(minute_time),//分 .?second_time(second_time),//秒 .?alarm_hour_time(alarm_hour_time),//鬧鐘時(shí) .?alarm_minute_time(alarm_minute_time),//鬧鐘分 .?alarm_second_time(alarm_second_time),//鬧鐘秒 .?bit_select(bit_select),//數(shù)碼管位選 .?seg_select(seg_select)//數(shù)碼管段選 ); endmodule
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