QPSK信號調(diào)制Verilog代碼Quartus仿真

名稱：QPSK信號調(diào)制Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

QPSK信號調(diào)制

1、設(shè)計QPSK調(diào)制波形，輸入2bit并行數(shù)據(jù)。

2、輸出QPSK調(diào)制波形，載波為正弦波。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

調(diào)制模塊仿真

載波模塊仿真

部分代碼展示:

`timescale?1ns?/?1ps
//QPSK
module?QPSK(
????input?clk_in,//時鐘320M
????input?rst_p,//高電平復(fù)位
input?data_valid,//數(shù)據(jù)有效指示位，速率10M
input?[1:0]?data_in,//輸入并行數(shù)據(jù)
????output?[7:0]?QPSK_out//QPSK調(diào)制輸出
????);
wire?[4:0]?phase_location;//實際相位位置
//調(diào)制模塊
modulation?i_modulation(
.?clk_in(clk_in),//時鐘320M
.?rst_p(rst_p),//高電平復(fù)位
.?data_valid(data_valid),//數(shù)據(jù)有效指示位，速率10M
.?data_in(data_in),//輸入并行數(shù)據(jù)
.?phase_location(phase_location)//實際相位位置
????);
//載波模塊
carry_wave?i_carry_wave(
.?clk_in(clk_in),//時鐘320M
.?phase_location(phase_location),//實際相位位置
.?QPSK_out(QPSK_out)//QPSK調(diào)制輸出
);
endmodule

點擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=499