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名稱：基于FPGA的QPSK調(diào)制器設(shè)計(jì)Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

基于FPGA的QPSK調(diào)制器設(shè)計(jì)

內(nèi)容及要求

設(shè)計(jì)說明

QPSK調(diào)制廣泛應(yīng)用于衛(wèi)星通信、移動(dòng)通信等領(lǐng)域。本題目要求設(shè)計(jì)一個(gè)QPSK調(diào)制器的 FPGA IP核,實(shí)現(xiàn)對輸入周期數(shù)字比特流的QPSK調(diào)制。

二、設(shè)計(jì)要求

1.輸入數(shù)字比特流波形和輸出QPSK調(diào)制波形必須能夠通過示波器或在 Modelsim中觀測到。

2.調(diào)制器輸入數(shù)字比特流的速率不低于10kbps。

3.使用 ALTERA公司的FPGA器件進(jìn)行開發(fā)。

4.可根據(jù)情況增加其他功能。

三、實(shí)驗(yàn)要求

1.根據(jù)設(shè)計(jì)要求,合理設(shè)計(jì)系統(tǒng)架構(gòu),完成軟、硬件設(shè)計(jì)。

2.使用VHDL或 Verilog HDL編程,使用 Mode Sim完成邏輯仿真。

3.進(jìn)行器件選擇時(shí)要考慮成本,并對項(xiàng)目的性價(jià)比以及社會(huì)經(jīng)濟(jì)效益進(jìn)行簡要分析說明。

4.完成系統(tǒng)聯(lián)調(diào),實(shí)現(xiàn)模塊功能,并闡述聯(lián)調(diào)的方法和結(jié)果

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

整體仿真圖

調(diào)制模塊仿真

載波模塊仿真

部分代碼展示:

`timescale?1ns?/?1ps
//QPSK
module?QPSK(
????input?clk_in,//時(shí)鐘50M
????input?rst_p,//高電平復(fù)位
?input?data_in,//輸入串行行數(shù)據(jù),156.25K
????output?[7:0]?QPSK_out//QPSK調(diào)制輸出
????);
wire?[4:0]?phase_location;//實(shí)際相位位置
//調(diào)制模塊
modulation?i_modulation(
.?clk_in(clk_in),//時(shí)鐘
.?rst_p(rst_p),//高電平復(fù)位
.?data_in(data_in),//輸入并行數(shù)據(jù)
.?phase_location(phase_location)//實(shí)際相位位置
????);
//載波模塊
carry_wave?i_carry_wave(
.?clk_in(clk_in),//時(shí)鐘
.?phase_location(phase_location),//實(shí)際相位位置
.?QPSK_out(QPSK_out)//QPSK調(diào)制輸出
);
endmodule

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