74LS194電路設(shè)計(jì)VHDL代碼Quartus仿真

名稱(chēng)：74LS194電路設(shè)計(jì)VHDL代碼Quartus仿真

軟件：Quartus

語(yǔ)言：VHDL

代碼功能：

(限定 Quartus ll完成)用VHDL設(shè)計(jì)194,再用VHDL層次結(jié)構(gòu)設(shè)計(jì)方法設(shè)計(jì)程序?qū)崿F(xiàn)圖示電路并仿真,底層器件是194。層次化設(shè)計(jì),分模塊調(diào)試。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

完整電路代碼

底層74LS194器件代碼

3. 程序編譯

整體統(tǒng)計(jì)報(bào)告

底層74LS194器件統(tǒng)計(jì)報(bào)告

4. RTL圖

5. 仿真圖

整體仿真圖

74LS194模塊仿真圖

部分代碼展示:

LIBRARY?ieee;
???USE?ieee.std_logic_1164.all;
--74LS194
ENTITY?LS74_194?IS
???PORT?(
??????CP??:?IN?STD_LOGIC;
??????CR??:?IN?STD_LOGIC;
??????SL,SR??:?IN?STD_LOGIC;
??????S0,S1??:?IN?STD_LOGIC;
??????D0,D1,D2,D3??:?IN?STD_LOGIC;
??????Q0,Q1,Q2,Q3??:?OUT?STD_LOGIC
???);
END?LS74_194;
ARCHITECTURE?behave?OF?LS74_194?IS
???SIGNAL?Q0123?:?STD_LOGIC_VECTOR(3?DOWNTO?0);
BEGIN
???PROCESS?(CP,?CR)
???BEGIN
??????IF?(CR?=?'0')?THEN
?????????Q0123?<=?"0000";
??????ELSIF?(CP'EVENT?AND?CP?=?'1')?THEN
?????????IF(S1='0'?and?S0='0')THEN--保持
???????????????Q0123?<=?Q0123;
?ELSIF(S1='0'?and?S0='1')THEN--右移

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