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2025年3月21日，在黃如院士和孫凝暉院士共同推動(dòng)下，由北京大學(xué)微納電子器件與集成技術(shù)全國(guó)重點(diǎn)實(shí)驗(yàn)室和中國(guó)科學(xué)院計(jì)算技術(shù)研究所處理器芯片全國(guó)重點(diǎn)實(shí)驗(yàn)室兩大首批標(biāo)桿實(shí)驗(yàn)室聯(lián)合主辦的“后摩爾時(shí)代微納電子與處理器芯片前沿技術(shù)創(chuàng)新論壇”在北京舉行。邀請(qǐng)了16位學(xué)者從后摩爾時(shí)代微納電子與處理器芯片的新器件、新架構(gòu)、新材料、新原理等四個(gè)方向探討前沿技術(shù)問(wèn)題。
浙江大學(xué)集成電路學(xué)院求是特聘教授卓成發(fā)表了題為《AI輔助的集成電路設(shè)計(jì)制造協(xié)同》的報(bào)告，介紹了浙江大學(xué)在AI for EDA方面的一些研究成果。
AMD首席技術(shù)官M(fèi)ark Papermaster在DAC2022做的主旨報(bào)告《Advancing EDA Through the Power of AI and High performance Computing》中指出，隨著工藝技術(shù)的發(fā)展，DTCO對(duì)于芯片集成度和能效帶來(lái)的極限重要性越來(lái)越高了，他認(rèn)為在3納米的時(shí)候，晶體管尺寸微縮本身帶來(lái)的收益已經(jīng)不到50%，其他的都要靠DTCO。（注：在DAC2000會(huì)議上，臺(tái)積電首席科學(xué)家、斯坦福大學(xué)教授黃漢森（Philip Wong）就指出，為密度提高做出主要貢獻(xiàn)的是DTCO技術(shù)，并強(qiáng)調(diào)這種晶體管數(shù)量趨勢(shì)將持續(xù)相當(dāng)長(zhǎng)的一段時(shí)間。有些來(lái)自持續(xù)擴(kuò)展，有些來(lái)自集成，有些來(lái)自DTCO。）
那么DTCO到底是什么。DTCO是Design?Technology?Co-Optimization的縮寫，中文翻譯是：設(shè)計(jì)與制程協(xié)同優(yōu)化。實(shí)際上DTCO是針對(duì)不同目標(biāo)、工藝、設(shè)計(jì)等設(shè)計(jì)方法學(xué)、流程和經(jīng)驗(yàn)的融合，強(qiáng)調(diào)了設(shè)計(jì)、制造和材料等多個(gè)領(lǐng)域之間的合作和協(xié)調(diào)。行業(yè)普遍認(rèn)為，DTCO是一種支持快速高效技術(shù)探索、設(shè)計(jì)PPA評(píng)估和設(shè)計(jì)收斂的方法。通過(guò)DTCO方法，設(shè)計(jì)團(tuán)隊(duì)和制造團(tuán)隊(duì)能夠在設(shè)計(jì)階段就考慮到制造的限制和要求，從而提前解決潛在的制造問(wèn)題，并確保設(shè)計(jì)在實(shí)際制造中的可行性和可靠性。
事實(shí)上，從上圖可以看出，沒(méi)有一個(gè)公司或一個(gè)科研機(jī)構(gòu)給出一個(gè)有關(guān)DTCO明晰的概念。
DTCO的歷史由來(lái)已久，不是一個(gè)新鮮的名詞。早期的模擬芯片大廠會(huì)根據(jù)電路的需求去調(diào)整半導(dǎo)體器件和工藝的設(shè)計(jì)，評(píng)估新一代工藝中的各種選項(xiàng)，從而決定最佳方案，以強(qiáng)化自身的競(jìng)爭(zhēng)力。但是在摩爾定律的黃金時(shí)代，DTCO流程能調(diào)整的參數(shù)并不多。此外，從Fabless的角度來(lái)看，因?yàn)槊窟^(guò)一年多都會(huì)有新一代的半導(dǎo)體工藝出現(xiàn)導(dǎo)致性能大幅提升，花大量時(shí)間和資源去幫助本代工藝做DTCO優(yōu)化的收益并不大。另外，晶圓代工模式的一個(gè)重要假設(shè)就是平臺(tái)化標(biāo)準(zhǔn)化的工藝設(shè)計(jì)，因此Foundry更傾向于去提供一兩套標(biāo)準(zhǔn)的工藝（例如低功耗，高性能等等），而并沒(méi)有很強(qiáng)的根據(jù)客戶設(shè)計(jì)公司的反饋去定制化工藝的意愿。總體來(lái)說(shuō)，在摩爾定律的黃金時(shí)代，DTCO更多的是評(píng)估和驗(yàn)證作用。
然而，隨著摩爾定律的延續(xù)越來(lái)越有挑戰(zhàn)性，開發(fā)和使用新一代半導(dǎo)體工藝的成本都越來(lái)越高，同時(shí)新一代半導(dǎo)體工藝帶來(lái)的性能提升卻越來(lái)越小，今天我們看到借助DTCO來(lái)盡可能多地優(yōu)化半導(dǎo)體工藝以及電路設(shè)計(jì)正在變得越來(lái)越熱門，并且系統(tǒng)級(jí)別的DTCO（system-technology co-optimization，STCO），材料級(jí)DTCO（Materials to Systems Co-Optimization，MSCO）的概念正在興起。
從臺(tái)積電副總裁張曉強(qiáng)在ISSCC2024主旨報(bào)告PPT截圖中可以看出，DTCO在不同工藝節(jié)點(diǎn)中可以有不同的方法。
所以要從涉及到協(xié)同的一個(gè)本質(zhì)上去理解DTCO。先來(lái)看DTCO的三大核心要素：多尺度、多保真度的快速仿真能力，跨層次、多目標(biāo)的高效優(yōu)化能力，參考設(shè)計(jì)方法學(xué)/流程/經(jīng)驗(yàn)。
但事實(shí)上，要讓設(shè)計(jì)與制造協(xié)同起來(lái)，找到最優(yōu)方案，是一個(gè)非常復(fù)雜的過(guò)程。這就回到了文章的主題，AI for DTCO。
目前的SoC芯片中晶體管數(shù)量非常龐大，基本上做芯片前端后端設(shè)計(jì)的話可能要9個(gè)月到18個(gè)月；另外一方面工藝研發(fā)很可能要2年到4年。比如說(shuō)一個(gè)先進(jìn)工藝制程，再加上封裝測(cè)試，可能需要1~4年的時(shí)間。蘋果采用5納米工藝制程的A14芯片的研發(fā)成本高達(dá)5億美元，一次性流片成本約5000萬(wàn)美元，可以說(shuō)研發(fā)成本遠(yuǎn)超物料成本。
后摩爾時(shí)代，如何去降本增效，那就是要兼顧工藝制程的先進(jìn)性和人力效能的倍增。中國(guó)工程院院士、浙江大學(xué)集成電路學(xué)院院長(zhǎng)吳漢明提出了虛擬制造概念，把整個(gè)晶圓廠給虛擬化，通過(guò)數(shù)字孿生去做硬件。吳漢明院士認(rèn)為，在流片需要降本增效的當(dāng)下，數(shù)字化技術(shù)、人工智能是未來(lái)集成電路發(fā)展的新思路。中國(guó)在AI Accelerators領(lǐng)域與世界先進(jìn)水平?jīng)]有太大差距，可能會(huì)成為未來(lái)發(fā)展的抓手。通過(guò)智能制造的工藝優(yōu)化技術(shù)和更智能的決策支持，可以縮短研發(fā)周期，提升制程良率，實(shí)現(xiàn)降本增效。
值得強(qiáng)調(diào)的是，虛擬制造的有效實(shí)現(xiàn)需要以垂直模型整合為基礎(chǔ)，而這一整合依賴于公共大數(shù)據(jù)平臺(tái)與深厚的專業(yè)知識(shí)體系。只有在強(qiáng)大數(shù)據(jù)支撐和領(lǐng)域知識(shí)沉淀的基礎(chǔ)上，才能構(gòu)建高精度、高可靠性的虛擬制造系統(tǒng)。同時(shí)，隨著市場(chǎng)對(duì)“小批量、多品種、定制化”生產(chǎn)模式需求的日益增長(zhǎng)，集成電路制造亟需從傳統(tǒng)的大規(guī)模標(biāo)準(zhǔn)化轉(zhuǎn)向靈活應(yīng)變的數(shù)字化智能模式。這一轉(zhuǎn)變不僅呼應(yīng)了產(chǎn)業(yè)技術(shù)發(fā)展的新趨勢(shì)，也為虛擬制造技術(shù)的落地提供了廣闊空間。在此基礎(chǔ)上，AI與DTCO技術(shù)的融合，將為虛擬制造體系的完善與普及帶來(lái)巨大推動(dòng)力，助力集成電路產(chǎn)業(yè)在后摩爾時(shí)代實(shí)現(xiàn)可持續(xù)、高質(zhì)量發(fā)展。
卓成教授在報(bào)告中指出AI for DCTO的4大關(guān)鍵挑戰(zhàn)的同時(shí)，也介紹了浙江大學(xué)集成電路智能設(shè)計(jì)與先進(jìn)制造自動(dòng)化（IDEA）實(shí)驗(yàn)室為此做的一些工作。
一是數(shù)據(jù)的問(wèn)題。數(shù)據(jù)是AI的源動(dòng)力。集成電路領(lǐng)域的數(shù)據(jù)是個(gè)很有趣的現(xiàn)象。研究時(shí)數(shù)據(jù)量小，采集數(shù)據(jù)的代價(jià)成本很高；成熟的量產(chǎn)線要保持穩(wěn)定，數(shù)據(jù)/IP安全性要求性極高，盡管數(shù)據(jù)量大但是分布集中，所以說(shuō)我們要處理的始終是一個(gè)小數(shù)據(jù)問(wèn)題。如何解決小數(shù)據(jù)現(xiàn)狀和高可靠性需求的矛盾成為關(guān)鍵。
卓成老師指出，集成電路小數(shù)據(jù)現(xiàn)狀包括：數(shù)據(jù)多樣性與復(fù)雜性，多模態(tài)數(shù)據(jù)(圖像、腳本日志、版圖等)，數(shù)據(jù)格式異構(gòu)；不同環(huán)節(jié)數(shù)據(jù)孤立，WAT、FDC、良率、光刻等，難以建立統(tǒng)一的數(shù)據(jù)建模體系；數(shù)據(jù)質(zhì)量低，高質(zhì)量標(biāo)注數(shù)據(jù)稀缺或錯(cuò)誤，且獲取成本高，數(shù)據(jù)呈長(zhǎng)尾分布，模型易過(guò)擬合正常數(shù)據(jù)。
實(shí)驗(yàn)室為此提出了一種用于納米級(jí)晶圓表面缺陷檢測(cè)的少樣本學(xué)習(xí)方法——SEM-CLIP。相較于現(xiàn)有工作，SEM-CLIP在缺陷分類和分割上實(shí)現(xiàn)了顯著的性能提升，為少樣本工業(yè)應(yīng)用場(chǎng)景提供了有效解決方案。并在ICCAD2024發(fā)文《SEM-CLIP: Precise Few-Shot Learning for Nanoscale Defect Detection in Scanning Electron Microscope Image》。
在集成電路制造產(chǎn)線上，晶圓表面缺陷的檢測(cè)與分類對(duì)產(chǎn)線良率的提升至關(guān)重要，現(xiàn)有方法通常受限于經(jīng)驗(yàn)不足、數(shù)據(jù)不足、標(biāo)注成本過(guò)高等問(wèn)題以及復(fù)雜的缺陷紋理和背景干擾。SEM-CLIP通過(guò)定制化的CLIP架構(gòu)結(jié)合專家知識(shí)的文本提示，僅使用少量樣本進(jìn)行微調(diào)實(shí)現(xiàn)了少樣本學(xué)習(xí)功能。該方法利用領(lǐng)域?qū)＜抑R(shí)，結(jié)合目標(biāo)缺陷區(qū)域的先驗(yàn)信息設(shè)計(jì)文本提示；同時(shí)引入V-V自注意力機(jī)制，從多個(gè)層級(jí)進(jìn)行特征提取，以達(dá)到對(duì)缺陷區(qū)域更好的關(guān)注效果并減少背景信息的干擾。實(shí)驗(yàn)基于浙大集成電路公共創(chuàng)新中心成套工藝研發(fā)平臺(tái)的產(chǎn)線數(shù)據(jù)，結(jié)果表明SEM-CLIP在各種少樣本條件設(shè)置下均展示出了卓越的性能，在只使用10張樣本的情況下，分別在iAUROC, pAUROC, F1-max分?jǐn)?shù)上相比于目前最先進(jìn)的方法提升了2.0%、1.3%、21.1%，并能精準(zhǔn)分割出缺陷與復(fù)雜背景間的模糊邊界。
二、集成電路涉及的技術(shù)子領(lǐng)域廣（如高可靠性、低功耗或BCD）、集成難度高，強(qiáng)依賴于既往經(jīng)驗(yàn)和方法學(xué)，缺乏可抽象化的通用技術(shù)底座，很難傳承。集成電路整個(gè)流程非常長(zhǎng)，設(shè)計(jì)、制造、封裝各個(gè)環(huán)節(jié)有非常大量的工具，然后每個(gè)工具又有大量的參數(shù)，很多時(shí)候仿真不準(zhǔn)不是因?yàn)楣ぞ卟恍?，而是因?yàn)樵O(shè)置運(yùn)行條件不對(duì)。
實(shí)驗(yàn)室為此提出了一種用于檢測(cè)、定位、分割和查詢晶圓缺陷知識(shí)的多模態(tài)大模型- FabGPT，不僅可以有效地檢測(cè)復(fù)雜晶圓背景中的微小缺陷，并且能夠?qū)ο嚓P(guān)的缺陷知識(shí)進(jìn)行問(wèn)答分析，并在ICCAD2024發(fā)表《FabGPT: An Efficient Large Multimodal Model for Complex Wafer Defect Knowledge Queries》、《An Agile Framework for Efficient LLM Accelerator Development and Model Inference》等多篇論文，獲得前端最佳論文獎(jiǎng)，這是中國(guó)內(nèi)地高校首次以第一單位身份獲該獎(jiǎng)項(xiàng)。
大模型極大地推動(dòng)了人工智能的革命性發(fā)展和集成電路制造向智能化的轉(zhuǎn)型。然而，目前的（多模態(tài)）大模型對(duì)專業(yè)領(lǐng)域的知識(shí)缺乏敏感性和判斷力，這不僅限制了模型對(duì)晶圓缺陷區(qū)域查詢的效率，還導(dǎo)致了模型存在嚴(yán)重的“模態(tài)偏差”問(wèn)題，即模型無(wú)法理解圖文內(nèi)容之間的聯(lián)系從而產(chǎn)生錯(cuò)誤的響應(yīng)。
為了能夠?qū)A缺陷區(qū)域進(jìn)行精準(zhǔn)的檢測(cè)、定位、分割并準(zhǔn)確解答晶圓缺陷的相關(guān)知識(shí)，F(xiàn)abGPT模型采用了三階段策略：模態(tài)增強(qiáng)、檢測(cè)和問(wèn)答階段，來(lái)逐步將高質(zhì)量的提示指令嵌入到預(yù)訓(xùn)練模型中，使其能夠在復(fù)雜的晶圓背景下自動(dòng)識(shí)別微小缺陷。此外，所提出的交互式語(yǔ)料庫(kù)訓(xùn)練策略監(jiān)督了晶圓缺陷知識(shí)與固有知識(shí)的更新和交互，有效地平衡了知識(shí)的問(wèn)答查詢、緩解了“模態(tài)偏差”問(wèn)題。
三、電路和制造工藝建模復(fù)雜、規(guī)模大，不同工藝/電路/目標(biāo)區(qū)別大，缺乏快速、智能的參數(shù)化協(xié)同仿真技術(shù)，導(dǎo)致仿真速度慢、效率低。
仿真速度慢，但是在DTCO時(shí)是否需要精準(zhǔn)的仿真呢？卓教授指出，我們只需要知道關(guān)鍵參數(shù)通過(guò)PDK對(duì)PPA的影響，然后去優(yōu)化這些關(guān)鍵參數(shù)。
基于此，實(shí)驗(yàn)室提出了工藝感知參數(shù)化仿真平臺(tái)，深度結(jié)合工藝模擬、版圖生成、器件結(jié)構(gòu)與寄生提取，快速評(píng)估關(guān)鍵工藝/設(shè)計(jì)參數(shù)變化對(duì)寄生、功耗、性能、可靠性的影響，打通工藝步驟、器件生成、寄生提取等關(guān)鍵環(huán)節(jié)，構(gòu)建可重用與可擴(kuò)展的仿真框架，支持多維度工藝與設(shè)計(jì)參數(shù)的調(diào)優(yōu)，快速迭代、協(xié)同優(yōu)化，使仿真性能飛躍。相關(guān)工作論文發(fā)表于DAC2024，進(jìn)一步的工作也入選了DAC2025。
四、在工藝/設(shè)計(jì)早期，工藝/設(shè)計(jì)參數(shù)不確定性高，晚期則模型復(fù)雜、規(guī)模龐大，無(wú)法構(gòu)建抽象或解析模型或?qū)崿F(xiàn)跨層次協(xié)同優(yōu)化。
所以要確定選擇一些相對(duì)于下一階段比較敏感的布局參數(shù)，同時(shí)忽略其他參數(shù)，從而讓仿真效率大大飛躍。
人工智能的迅速發(fā)展，對(duì)神經(jīng)網(wǎng)絡(luò)計(jì)算加速的定制硬件架構(gòu)提出了非常大的需求。盡管許多工具簡(jiǎn)化了微架構(gòu)設(shè)計(jì)并將其轉(zhuǎn)變?yōu)樵O(shè)置參數(shù)的過(guò)程，但從指數(shù)級(jí)廣闊的設(shè)計(jì)空間中識(shí)別最佳參數(shù)組合仍然是一項(xiàng)重大挑戰(zhàn)。尤其是對(duì)于具有高維參數(shù)的硬件設(shè)計(jì)，設(shè)計(jì)空間愈加復(fù)雜，現(xiàn)有的方法難以對(duì)其進(jìn)行有效探索。
基于此，實(shí)驗(yàn)室提出了一種基于蒙特卡洛樹搜索的微架構(gòu)設(shè)計(jì)空間探索框架-MCT-Explorer，相關(guān)工作發(fā)表于ICCAD2024?《Is Vanilla Bayesian Optimization Enough for High-Dimensional Architecture Design Optimization?》。
相較于現(xiàn)有方法，MCT-Explorer系統(tǒng)能夠有效解決高維參數(shù)設(shè)計(jì)空間的探索困境，并能在有限優(yōu)化次數(shù)內(nèi)提供具有可解釋性的高質(zhì)量結(jié)果。MCT-Explorer框架利用了蒙特卡洛樹搜索的特性，動(dòng)態(tài)地從所有可配置參數(shù)中選取出相對(duì)重要的參數(shù)來(lái)進(jìn)行貝葉斯優(yōu)化，緩解了高維貝葉斯優(yōu)化中的擬合不準(zhǔn)確問(wèn)題。通過(guò)計(jì)算每個(gè)參數(shù)在歷次貝葉斯優(yōu)化中得到的新的參數(shù)組合的PPA的超體積的平均貢獻(xiàn)，MCT-Explorer對(duì)每個(gè)參數(shù)的重要性進(jìn)行評(píng)估。此外，MCT-Explorer引入了聯(lián)合熵搜索作為貝葉斯優(yōu)化中的獲取函數(shù)，利用其信息引導(dǎo)的特性對(duì)未知的設(shè)計(jì)空間進(jìn)行更廣泛地探索。相比于現(xiàn)有方法，MCT-Explorer能夠有效探索超過(guò)60個(gè)可調(diào)參數(shù)，O(10^30)的高維微架構(gòu)設(shè)計(jì)空間，得到的結(jié)果在ADRS指標(biāo)上能達(dá)到31%的提升，并且僅花費(fèi)33%的時(shí)間開銷。
總結(jié)
對(duì)于集成電路產(chǎn)業(yè)發(fā)展，設(shè)計(jì)制造協(xié)同是必須手段，尤其在工藝受限的情況下，我們更要依靠協(xié)同去挖掘其中可能的一個(gè)能量。
AI深度融合的話，是可以幫助集成電路產(chǎn)業(yè)就是邁向兼顧工藝集成度和人力效能倍增的一個(gè)新范式，因?yàn)槿肆π鼙对鍪菍?shí)現(xiàn)電子產(chǎn)業(yè)的一個(gè)很大的支撐。
但是不能單純?nèi)ヌ子么竽Ｐ突?a class="article-link" target="_blank" href="/tag/%E6%B7%B1%E5%BA%A6%E5%AD%A6%E4%B9%A0/">深度學(xué)習(xí)，因?yàn)闀?huì)帶來(lái)訓(xùn)練成本高企和泛化性的問(wèn)題。
傳統(tǒng)機(jī)器學(xué)習(xí)依然有很好的應(yīng)用性，尤其是適合深度嵌入現(xiàn)有的一些EDA工具
生成式AI具有強(qiáng)思維能力和強(qiáng)不確定性，但有助于可以打通節(jié)點(diǎn)，去構(gòu)建一個(gè)通用的基座。
實(shí)驗(yàn)室專注于集成電路設(shè)計(jì)、電子設(shè)計(jì)自動(dòng)化技術(shù)及其在先進(jìn)制造領(lǐng)域的應(yīng)用與創(chuàng)新。在ICCAD、DAC、IEDM、ASPDAC、DATE等會(huì)議發(fā)表論文多篇；先后獲得ICCAD2024前端最佳論文獎(jiǎng)（中國(guó)內(nèi)地高校首次以第一單位身份獲該獎(jiǎng)項(xiàng)）和ASPDAC2024前端最佳論文獎(jiǎng)等多個(gè)獎(jiǎng)項(xiàng)。
關(guān)于浙大集成電路公共創(chuàng)新中心成套工藝研發(fā)平臺(tái)
CMOS集成電路成套工藝與設(shè)計(jì)技術(shù)創(chuàng)新中心成立于2022年，在中國(guó)工程院吳漢明院士、國(guó)家集成電路專家組成員嚴(yán)曉浪教授的帶領(lǐng)下，聚焦具有緊迫戰(zhàn)略需求的集成電路領(lǐng)域和有望引領(lǐng)未來(lái)發(fā)展的戰(zhàn)略制高點(diǎn)，以全國(guó)唯一12英寸CMOS成套工藝產(chǎn)教融合公共平臺(tái)為載體，圍繞成套工藝基礎(chǔ)技術(shù)、BCD技術(shù)、混合信號(hào)芯片技術(shù)、12英寸生產(chǎn)線良率提升以及先進(jìn)芯片設(shè)計(jì)等5大方向，重點(diǎn)攻關(guān)高性能CMOS工藝、MCU設(shè)計(jì)與制造、電源管理芯片設(shè)計(jì)與制造、12英寸生產(chǎn)線CIM整體解決方案和良率提升等關(guān)鍵核心技術(shù)；為集成電路企業(yè)提供按需定制的技術(shù)創(chuàng)新服務(wù)和整體解決方案，打造“技術(shù)供給+驗(yàn)證服務(wù)+中試流片”的技術(shù)創(chuàng)新公共服務(wù)體系；圍繞打造集成電路高層次人才發(fā)展重要首選地，優(yōu)化人才引培環(huán)境，加快匯聚國(guó)際頂尖人才、青年科技人才以及高端產(chǎn)業(yè)創(chuàng)新人才，全面建設(shè)具有全球影響力的高端人才蓄水池。
