分離器

• LVDS分離器簡化高速信號分配

  隨著微處理器、DSP和數(shù)字ASIC時(shí)鐘頻率的提高，背板信號的通信速率也在不斷提高。較快的時(shí)鐘速率使得基于TTL的單端信號的弱點(diǎn)越來越突出，主要表現(xiàn)在：功耗增大、抖動(導(dǎo)致誤碼)、高電平輻射、傳輸線效應(yīng)(如阻抗失配和串?dāng)_)、電源去耦難度增大以及其它一些問題。盡管一般認(rèn)為利用該技術(shù)速率能夠保持在50MHz以上，但是，上述問題迫使設(shè)計(jì)人員尋求更為有效的解決方案。

  亞德諾半導(dǎo)體

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  03/11 10:26

  分離器 LVDS

  

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