Verilog編程無法一蹴而就，語言層次講究“名正則言順”

?

雖然這是一個浮躁的社會，充滿著一夜暴富的神話，但是學(xué)習(xí)技術(shù)真的很少存在所謂的捷徑。這么說吧，至少貧僧還沒有那個本事，完成“三周精通某某某”的本領(lǐng)。如果有聽眾還要速成，某家不得不說您老這票錯了。小本經(jīng)營，概不退票啊。急于見到代碼的“傻弟弟”們，實際上屬于信心缺失的毛病。和不做系統(tǒng)、結(jié)構(gòu)設(shè)計就直接上 coding 一樣，根本不是“藝高人膽大”，而是信心缺失。第一講，施主沒見到 Verilog 代碼，這一講里面狀況雖然有所改善，但是也好不到那里去：您老還是別妄圖做能綜合或者仿真的代碼，這個最少要等到下一講。

1. 標(biāo)準(zhǔn)層次，簡單說明
關(guān)于 Verilog 語言的官方標(biāo)準(zhǔn)全稱是《IEEE Std 1364-2001：IEEE Standard Verilog? Hardware Description Language》。其中包括 27 章以及 8 個附錄，真正對于電路設(shè)計有用的內(nèi)容大約 1/3 的樣子。

Verilog 是一種硬件編程語言，它既是一種結(jié)構(gòu)描述的語言也是一種行為描述的語言，也就是說對于同一功能的物理電路，我們可以用 Verilog 中提供的數(shù)字電路中較為形象的門級結(jié)構(gòu)來描述電路，也可以用更為抽象的一些語句來描述電路，于是乎，我們根據(jù)抽象的程度不同，將不同的描述方式進行劃分，得到以下幾種不同抽象級別的描述方式，其中，從上至下，離真相越來越近，也就是說最形象的是開關(guān)級，其次是門級，依次類推，最抽象的是系統(tǒng)級。

系統(tǒng)級（System Level）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型；
算法級（Algorithm Level）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型；
RTL 級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型；
門級（Gate Level）：描述邏輯門以及邏輯門之間的連接的模型；

開關(guān)級（Switch Level）：描述器件中三極管和存儲節(jié)點以及它們之間連接的模型。
換言之，不同級別的抽象，也就是說在不同抽象層次上用 Verilog 語言來描述一個物理電路，若從行為和功能的角度來描述某一電路，則為行為級描述，系統(tǒng)級、算法級和 RTL 級屬于行為級描述方式；若從電路的結(jié)構(gòu)來描述某一電路，則為結(jié)構(gòu)級描述，門級和開關(guān)級屬于結(jié)構(gòu)級描述方式。在實際應(yīng)用中，我們要根據(jù)需求對每個 Verilog 模型進行設(shè)計，選用不同抽象級別的描述，才能使我們的設(shè)計事半功倍。各個層次的關(guān)系如圖 1 所示。每個層次都可以單獨進行設(shè)計，這個和練“龍象般若功”不同，無需按照等級一層一層玩。

圖 1 Verilog 邏輯層次及其與工程階段的關(guān)系

很多初學(xué)者感覺學(xué)習(xí) Verilog 語言是老虎吃天 ---- 無從下口呢？這是和 Verilog 的貪心不足密切相關(guān)的。從工程方法學(xué)的角度上說，設(shè)計和驗證是完全不同的兩個行當(dāng)，很少有人能夠做到“昆亂不當(dāng)”的。然而，Verilog 標(biāo)準(zhǔn)里面，確實體現(xiàn)了完全的五味雜糅，認(rèn)為的造成了混亂，這是所謂“困難”的源頭。

本套數(shù)只會講 RTL 的那些事兒，其他的內(nèi)容請另找?guī)煾蛋?，老衲不反對?/p>

?

2. 四值變化，閃展騰挪
先看看 Verilog 語言的值域問題，這是大伙兒作戰(zhàn)的主要陣地，不可不查也。
Verilog 語言是描述數(shù)字硬件電路的；而《數(shù)字電路》/《數(shù)字邏輯設(shè)計》教材里面，又說數(shù)字電路的理論基礎(chǔ)是布爾代數(shù)；布爾這個就偏門了，幫大家查了一下下，都說這個是“二值”邏輯的。但是，為什么連維基百科里面會有如下說法？

“四值邏輯
邏輯值及其解釋
0：邏輯低電平，條件為假
1：邏輯高電平，條件為真
z：高阻態(tài)，浮動
x：未知邏輯電平

信號強度（從強到弱）及其屬性：

supply：驅(qū)動
strong：驅(qū)動
pull：驅(qū)動
large：存儲
weak：驅(qū)動
medium：存儲
small：存儲
highz：高阻態(tài)

上面列出了 Verilog 采用的具有八種信號強度的四值邏輯（four-valued logic），數(shù)字電路中的信號可以用邏輯值、信號強度加以描述。當(dāng)系統(tǒng)遇到信號之間的競爭時，需要考慮各組信號的狀態(tài)和強度。如果驅(qū)動統(tǒng)一線網(wǎng)的信號強度不同，則輸出結(jié)果是信號強度高的值；如果兩個強度相同的信號之間連接到同一個線網(wǎng)，將會發(fā)生競爭，結(jié)果為不確定值 x。

值“0”和“1”不難理解，這個在數(shù)電里面，大伙兒接觸的多了，無需詳述。
在 Verilog 語言的仿真中間，存在這種模棱兩可的可能，于是“x”這個第三者出現(xiàn)了，標(biāo)記輸入出現(xiàn)問題。未知邏輯電平“x”的主要出現(xiàn)情況有兩個。第一個：上面介紹的情況，多出現(xiàn)于觸發(fā)器等不滿足采樣要求（就是前面時序分析里面介紹的保持時間和建立時間），俗稱為“采到邊沿”；另一個：觸發(fā)器等具有存儲功能的器件未被賦初值（包括：FPGA 賦初值和復(fù)位賦初值），俗稱為“無初值”。大多數(shù)時序電路的當(dāng)前狀態(tài)（也就是各個觸發(fā)器的當(dāng)前值的集合）是和電路本真以前的狀態(tài)有關(guān)的，這個后面會多次看到。沒有初始值，仿真軟件會郁悶的，后面的值是什么完全沒譜了。仿真總歸比實際系統(tǒng)仁慈一些，于是輸出的值是“x”而不是隨機選擇，這樣容易觀察到。在大多數(shù)仿真軟件輸出的波形里面，“x”會被標(biāo)為醒目的紅色，于是這種現(xiàn)象也就有了一個通俗的說法：“全國江山一片紅”。

高阻態(tài)“z”與邏輯未知電平“x”是一個“語言造”的概念不同，它是在電路系統(tǒng)中真實存在的。

在總線連接的結(jié)構(gòu)上?？偩€上掛有多個設(shè)備，設(shè)備與總線以高阻的形式連接。這樣在設(shè)備不占用總線時自動釋放總線，以方便其他設(shè)備獲得總線的使用權(quán)。大部分單片機 I/O 使用時都可以設(shè)置為高阻輸入。高阻輸入可以認(rèn)為輸入電阻是無窮大的，認(rèn)為 I/O 對前級影響極小，而且不產(chǎn)生電流（不衰減），而且在一定程度上也增加了芯片的抗電壓沖擊能力。

“二進制無符號數(shù)、有符號數(shù)的二進制編碼”，應(yīng)該屬于數(shù)電教習(xí)提綱里面的“應(yīng)教、應(yīng)知、應(yīng)會”的內(nèi)容。且容鄙人偷個懶，抄一點教科書的內(nèi)容。

“二進制是計算技術(shù)中廣泛采用的一種數(shù)制。二進制的數(shù)據(jù)是用 0 和 1 兩個數(shù)碼來表示的數(shù)。它的基數(shù)為 2，進位規(guī)則是“逢二進一”，借位規(guī)則是“借一當(dāng)二”，由 17 世紀(jì)德國數(shù)理哲學(xué)大師萊布尼茲發(fā)現(xiàn)。當(dāng)前的計算機系統(tǒng)使用的基本上是二進制系統(tǒng)，數(shù)據(jù)在計算機中主要是以補碼的形式存儲的。計算機中的二進制則是一個非常微小的開關(guān)，用“開”來表示 1，“關(guān)”來表示 0。

一般來講，若 b 是基底，我們在 b 進制系統(tǒng)中的數(shù)表示為 a1bk + a2bk-1 + a3bk-2 + ... + ak+1b0 的形式，并按次序?qū)懴聰?shù)字 a1a2a3 ... ak+1。這些數(shù)字是 0 到 b-1 的自然數(shù)。

若一段文字（譬如這段文字）討論多個基數(shù)，若有歧義時，基數(shù)(本身用十進制表示）用下標(biāo)方式寫在數(shù)的右邊。除非有上下文說明，沒有下標(biāo)的數(shù)字視為十進制。 通過使用一點（小數(shù)點）來將數(shù)字分成兩組，就可以用位置系統(tǒng)來表示小數(shù)。例如，基數(shù) 2 系統(tǒng)中，10.11 表示 1×21+ 0×20 +1×2-1 +1×2-2 = 2.75。

一般來講，b 進制系統(tǒng)中的數(shù)有如下形式：

?
對于常用的二級制系統(tǒng)，b = 2?！?/p>

為了方便書寫以及符合工程師的一般習(xí)慣，Verilog 語言里面提供了關(guān)于數(shù)字的多種進制的支持，表達的一般格式如圖 2 所示。除了數(shù)值部分前面已經(jīng)介紹以之外，其他部分的值域和含義見表 1。

圖 2 Verilog 內(nèi)常量的一般格式

表 1 Verilog 內(nèi)常量表達中各個部分的含義

有時候，數(shù)值表示會很長，此時可以使用下劃線“_”分割，參考例 1。

【例 1】常量及其分割

?

3. 信號有名，萬物之始
《論語》上曰：“子路曰：‘衛(wèi)君待子而為政，子將奚先？’子曰：‘必也正名乎！’”，可見名字的重要性。一個數(shù)字邏輯系統(tǒng)那么復(fù)雜，不命名是不可能的，但是如何命名呢？這就告訴大家。

在電路設(shè)計中，變量是指一個包含部分已知或未知數(shù)字、信號或邏輯（即一個值）之信號節(jié)點，以及對應(yīng)之符號名稱。Verilog 是大小寫敏感的。所謂標(biāo)識別符就是用戶為程序描述中的。也就是說：counter 和 Counter 會被作為兩個不同的變量。為了保證不產(chǎn)生混淆，一般建議對于變量的首字母的大小寫進行一定的規(guī)范，例如：模塊內(nèi)部變量采用小寫字母開頭，同時模塊端口使用大寫字母開頭。

一些命名規(guī)范是作為 Verilog 語法在語言層面強制執(zhí)行的。

首先，不能用關(guān)鍵詞給變量命名。這個是非常一般的要求，不詳細論述。
其次，Verilog 語法規(guī)定，標(biāo)識符（包括這里的變量，還包含一些后面才會提到的其他內(nèi)容）應(yīng)該以字母、下劃線（“_”）開頭，中間可以包含字母、數(shù)字以及下劃線和美元符號（“$”）的字符（串）。例 2.6 里面給出了一些合法與非法的變量命名。

【例 2】變量命名

Verilog 所用到的所有變量都屬于兩個基本的類型：線網(wǎng)類型（net/wire）和寄存器類型（register）。一般的說法是：

“線網(wǎng)與我們實際使用的電線類似，它的數(shù)值一般只能通過連續(xù)賦值（continuous assignment），由賦值符右側(cè)連接的驅(qū)動源決定。線網(wǎng)在初始化之前的值為 x（trireg 類型的線網(wǎng)是一個例外，它相當(dāng)于能夠儲存電荷的電容器）。如果未連接驅(qū)動源，則該線網(wǎng)變量的當(dāng)前數(shù)值為 z，即高阻態(tài)。線網(wǎng)類型的變量有以下幾種：wire、tri、wor、trior、wand、triand、tri0、tri1、supply0、supply1、trireg，其中 wire 作為一般的電路連線使用最為普遍，而其他幾種用于構(gòu)建總線，即多個驅(qū)動源連接到一條線網(wǎng)的情況，或搭建電源、接地等。

寄存器與之不同，它可以保存當(dāng)前的數(shù)值，直到另一個數(shù)值被賦值給它。在保持當(dāng)前數(shù)值的過程中，不需要驅(qū)動源對它進行作用。如果未對寄存器變量賦值，它的初始值則為 x。Verilog 中所說的寄存器類型變量與真實的硬件寄存器是不同的，它是指一個儲存數(shù)值的變量。如果要在一個過程（initial 過程或 always 過程）里對變量賦值，這個變量必須是寄存器類型的。寄存器類型的變量有以下幾種：reg（普通寄存器）、integer（整數(shù)）、time（時間）、real（實數(shù)），其中 reg 作為一般的寄存器使用最為普遍。

此外，利用寄存器變量的數(shù)組，還可以對 ROM 進行建模。”

最初學(xué)習(xí) Verilog 語言的時候，在下有一個粗陋的理解：wire 類型就是對應(yīng)組合電路，reg 類型對應(yīng)的則是時序電路。然后，就是范瑋琪的《最初的夢想》里面唱的：“如果驕傲沒被現(xiàn)實大海冷冷拍下……”。老衲敗了，而且敗得很慘?，F(xiàn)在，鄙人可以舉出很多很多反例來證明當(dāng)年的無知。這個話題，后文書也會介紹的，先留個話頭?，F(xiàn)在，您老只要記?。哼@種說法是錯的，大錯特錯。

?

4. 向量數(shù)組，多位表示
對于一個單個的多比特信號，需要引入“向量”的概念。

向量形式的數(shù)據(jù)是在硬件描述語言中十分重要。在 Verilog 中，標(biāo)量的意思是只具有一比特位寬的變量，而向量表示具有多個比特位寬的變量。如果沒有特別指明位寬，系統(tǒng)默認(rèn)它為標(biāo)量。

在真實的數(shù)字電路，例如將兩個四位二進制數(shù)相加的進位加法器中，我們可以發(fā)現(xiàn)，其中一個數(shù)是通過四條電線（每條線表示四位中的某一位）連接到加法器上的。我們可以用一個向量來表示這個多位數(shù)，分別用這個向量的各個分量來表示“四條電線”，即四位中的某一位。這樣做的好處是，可以方便地在 Verilog 代碼的其他地方選擇其中的一位（位選）或多位（域選）。當(dāng)然，如果沒有進行位選或域選，則這個多位數(shù)整體被選擇。

【例 3】4 比特 wire 型向量的聲明
wire [3:0] input_add;?? // 聲明名為 input_add 的 4 位 wire 型向量
wire [4:1] input_add1;?? // 也是 4 位 wire 型向量，但是分量序號從 4 到 1
wire [0:3] input_add2;?? // 也是 4 位 wire 型向量，但是分量序號從 0 到 3
reg [3:0] output_add;?? // 聲明名為 input_add 的 4 位 reg 型向量
reg [4:1] output_add1;?? // 也是 4 位 reg 型向量，但是分量序號從 4 到 1
reg [0:3] output_add2;?? // 也是 4 位 reg 型向量，但是分量序號從 0 到 3

上面的向量聲明之后，我們就可以方便地選擇其中的某幾個分量進行操作。請注意用于域選的方括號的位置在向量名稱之后，方括號內(nèi)的數(shù)字為所需的位數(shù)。例如我們可以進行如例 4 的操作。

【例 4】對于向量個別位的操作
input_add [3] = 1'b1;?? // 將 1 賦值給 input_add 向量的第三位（最高位）
input_add [1:0] = 2'b01;?? // 將 0 和 1 分別賦值給 input_add 向量的第 1、0 位（最低兩位）
對于 reg 型向量，在 Verilog 2001 中，在聲明時候也可以定義初始值，見例 5。
【例 5】reg 型向量的聲明與初始值
reg [7:0] counter = 8’h0;? //8 比特計數(shù)器聲明，同時定義初始值 0

Verilog 中的幾種寄存器類型的數(shù)據(jù)，包括 reg、integer、time、real，以及由這幾種數(shù)據(jù)構(gòu)成的向量，都可以構(gòu)成數(shù)組。聲明數(shù)組時，方括號位于數(shù)組名的后面，括號內(nèi)的第一個數(shù)字為第一個元素的序號，第二個數(shù)字為最后一個元素的序號，中間用冒號隔開。如果數(shù)組是由向量構(gòu)成的，則數(shù)組的其中某個元素是向量。同樣，出于習(xí)慣考慮，我們一般讓數(shù)組第一個元素的序號為 0，后面元素的序號依次遞增。此外，和 C 語言類似，用戶可以聲明多維數(shù)組。例 6 是一些數(shù)組聲明的例子。最后說一下，二維數(shù)組是 Verilog 2001 的特性，估計是為了滿足方興未艾的圖像處理的需求。

【例 6】數(shù)組的聲明與引用
integer number [0:100];? // 聲明一個有 101 個元素的整數(shù)數(shù)組
number [25] = 1234;? // 將 1234 賦值給 25 號（第 26 個）元素
reg [7:0] my_input? [65535:0];? // 聲明一個有 65536 個元素的 8 位向量寄存器
my_input [97] = 8'b10110101;? // 將 10110101 分別賦值給 97 號（第 2 個）元素的 7 至 0 位
reg my_reg [0:3][0:4];? // 聲明一個具有 20 個元素的二維寄存器數(shù)組
my_reg [1][2] = 1'b1;? // 將 1 賦值給上述二維數(shù)組的第 2 行、第 3 列元素

表示數(shù)組某個元素時，允許使用變量來表示元素的索引，但是表示一個向量的一位或者幾位時，只允許使用數(shù)字來表示位的索引；此外，使用數(shù)組時一次只能對一個元素進行操作，而不能向向量那樣同時對連續(xù)的幾個位進行操作。

由于數(shù)組和向量的表示都使用了方括號，因此使用時需要注意這個變量或向量的名稱在最初被聲明為何種類型的數(shù)據(jù)。由于數(shù)組的索引和向量的索引都是用了方括號對“[ ]”，對于向量數(shù)組的引用采用先數(shù)組索引，后向量索引的順序，這個需要特別強調(diào)。例 7 給出了一個同時索引數(shù)組和向量的情況，可供參考。

【例 7】向量數(shù)組的索引
my_input [65535][7:4] = 4'b1010;? // 將一個 4 比特二進制數(shù)賦值給第 65536 個元素的高四位。

?

5. 模塊聲明，邊界標(biāo)定
現(xiàn)在遇到了一個關(guān)鍵的 Verilog 關(guān)鍵詞：module，漢語翻譯就是模塊的意思。這個關(guān)鍵詞 module 與 endmodule 配對，標(biāo)記代碼中的一個模塊，也可以說是一個邏輯的“芯片”。一個抽象的簡單模型如下：

module module_name ( ports_table );
ports_decription;
begin
module_behavior description;
end
endmodule;

其中，
“module_name”（模塊名稱）的起名，請遵守有關(guān)的命名規(guī)則。總得原則是，叫人看到這個名字就大約知道這個模塊是什么用途的。有些人總是喜歡 U1、U2 之類的名稱，這樣是不好的。這樣說吧，如果將來挨了批評什么的，乃至因此丟了飯碗，別找貧道拼命。

“ports_table”（輸入輸出端口 / 管腳列表），起到于羅列出芯片的管腳（pin）的作用。理論上說，一個有意義的模塊，總是對于輸入數(shù)據(jù)進行某種處理（也即功能部分）然后輸出出去。所以呢，輸入輸出總是難免的。在 Verilog 2001 中在輸入輸出端口 / 管腳列表也可以完成是有關(guān)是輸入輸出端口 / 管腳列表定義。

“ports_decription”（輸入輸出端口 / 管腳定義），完成確定端口信號方向和位寬的作用。端口信號可以是 1 bit 的，也可以是多位位寬的。如上所述，這部分可能被輸入輸出端口 / 管腳列表收編。端口名稱不能重復(fù)定義否則會引起混亂，這個不必細說，地球人都知道。

“module_behavior description”是模塊真正的功能部分（這部分超出了本章的范圍，在下將會在后文書給大伙兒詳細介紹）。

最后值得注意的是 module 那句話后面也有分號“;”，這個很多人在最初做代碼的時候容易忘掉。然后嘛，自然是語法錯誤，還比較難查。

對于如圖 3 中的模塊（這里還是抽象模型，不詳細說明。工程中的一個實例就是半加器，當(dāng)然也可以是其他單元），具有兩個輸入信號 in_1 和 in_2、兩個輸出信號 out1 和 out2。例 8 和例 9 就是兩種不同的描述方法（請先忽略信號的類型，緊接著會嘮叨得您老吐了為止的）。

圖 3 抽象的雙輸入雙輸出端口

【例 8】具有端口定義部分的模塊描述
module absctraction_module ( in_1, in_2, out_1, out_2 );

//Ports Description
//Inputs:
input in_1;??? //First input signal
input in_2;???? //Second input signal
//Outputs:
output reg out_1;??? //First output signal
output reg out_2;??? //Second output signal

//Module Operation
begin
??? module_behavior description;
end
endmodule;

【例 9】具有端口列表中完成定義的模塊描述
module absctraction_module ( input in_1, input in_2, output reg out_1, output reg out_2 );
//Inputs:
// in_1:?? First input signal
//in_2:??? Second input signal
//Outputs:
// out_1:??? First output signal
// out_2:??? Second output signal

//Module Operation
begin
??? module_behavior description;
end
endmodule

這兩個例子的有關(guān)模塊定義是等效的，工程師可以根據(jù)自己的喜好選擇。理論上，無需強行規(guī)定。如果有公司有規(guī)定，那是項目管理的需要而非語法的要求。

模塊的例化主要問題是上層信號與模塊端口的連接，這個有兩個方法。第一種：按照模塊端口列表的順序，直接寫上層信號。第二種，采用端口引用的方法，格式是：.port_name (signal_name)，port_name 是模塊端口的名稱，signal_name 是上層信號的名稱。如果采用第二種方法，姑且稱為對點名，可以不考慮模塊實現(xiàn)的端口列表的順序。例 11 和例 12 分別用兩種方法例化了例 10 中的模塊，施主們參考。

【例 10】實數(shù)加法模塊的抽象實現(xiàn)
module real_adder ( in_1, in_2, out_result );

//Ports Description
//Inputs:
input[7:0] in_1;??? //Operate number 1, 7 bits
input[7:0] in_2;???? // Operate number 2, 7 bits
//Outputs:
output reg[8:0] out_result;??? //Result = in_1 + in_2, 8 bits

//Module Operation
begin
??? module_behavior description; // Result = in_1 + in_2
end
endmodule

【例 11】復(fù)數(shù)加法模塊：順序引用連接（方法 1）
module real_adder ( real_1, real_2, image_1, image_2, real, image);

//Ports Description
//Inputs:
input[7:0] real_1;??? //Real part of operate number 1, 7 bits
input[7:0] real_2;???? // Real part of operate number 2, 7 bits
input[7:0] image_1;??? //Image part of operate number 1, 7 bits
input[7:0] image_2;???? //Image part of operate number 2, 7 bits

//Outputs:
output[8:0] real;??? //Real part of result, 8 bits
output[8:0] image;??? //Image part of result, 8 bits

//Module Implement
real_adder realpart_adder(real_1, real_2, real);??? //Real part operation
real_adder imagepart_adder(image_1, image_2, image);??? //Image part operation

//Module Operation
begin
??? module_behavior description; // Result = in_1 + in_2
end
endmodule

【例 12】復(fù)數(shù)加法模塊：點名引用連接（方法 2）
module real_adder ( real_1, real_2, image_1, image_2, real, image);

//Ports Description
//Inputs:
input[7:0] real_1;??? //Real part of operate number 1, 7 bits
input[7:0] real_2;???? // Real part of operate number 2, 7 bits
input[7:0] image_1;??? //Image part of operate number 1, 7 bits
input[7:0] image_2;???? //Image part of operate number 2, 7 bits

//Outputs:
output[8:0] real;??? //Real part of result, 8 bits
output[8:0] image;??? //Image part of result, 8 bits

//Module Implement
real_adder realpart_adder(.in_1(real_1), .in_2(real_2), .out_result(real) );??? //Real part operation
real_adder imagepart_adder(.out_result(image), .in_1(image_1), .in_2(image_2));??? //Image part operation

//Module Operation
begin
??? module_behavior description; // Result = in_1 + in_2
end
endmodule

這正是：
“
圣賢也要求正名，老僧難免心不平。層次劃分要正經(jīng)，設(shè)計營運認(rèn)分明。
四值常量皆有因，真實系統(tǒng)唯一零。隨機應(yīng)變變量名，連接有序模塊心。
”

與非網(wǎng)原創(chuàng)內(nèi)容，謝絕轉(zhuǎn)載！

系列匯總：

之一：溫故而知新：從電路里來，到 Verilog 里去！