誤碼率測試儀Verilog代碼vivado仿真

名稱：誤碼率測試儀Verilog代碼vivado仿真

軟件：vivado

語言：Verilog

代碼功能：

誤碼率測試儀

包含模塊:

1、鎖相環(huán)

2、M序列生成模塊

3、數據接口模塊

4、模擬信道模塊(沒有實信道，所以收發(fā)模塊預留，中間加了一個誤碼插入模塊)

5、本地M序列生成模塊

6、同步模塊

7、誤碼統計模塊

8、顯示模塊

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

設計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

整體仿真圖

鎖相環(huán)

M序列生成模塊

數據接口模塊

模擬信道模塊

本地M序列生成模塊

同步模塊

誤碼統計模塊

顯示模塊

部分代碼展示:

module?testbench();
???reg????????clk_in;//時鐘
???reg????????reset_n;//復位
???wire???????m_out;//輸出M序列
???wire???????syn_clk;//輸出同步時鐘
???wire?[2:0]?scan;//數碼管使能
???wire?[7:0]?seg;//數碼管數據
???wire?[7:0]?m_cnt;//255計數標志
???wire?[7:0]?err_cnt_out;//255計數標志
???
c_er_det?i_c_er_det(
???.?clk_in?????(clk_in?????),//時鐘
???.?reset_n????(reset_n????),//復位
???.?m_out??????(m_out??????),//輸出M序列
???.?syn_clk????(syn_clk????),//輸出同步時鐘
???.?scan???????(scan???????),//數碼管使能
???.?seg????????(seg????????),//數碼管數據
???.?m_cnt??????(m_cnt??????),//255計數標志
???.?err_cnt_out(err_cnt_out)//255計數標志
???);
//復位???
initial?begin
reset_n=0;
#100;
reset_n=1;
end??
//產生時鐘
always?begin
clk_in=0;
#10;
clk_in=1;
#10;
end
endmodule

點擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=478