2025年3月18日,國家知識產(chǎn)權(quán)局信息顯示,華為技術(shù)有限公司公布了一項(xiàng)名為“三進(jìn)制邏輯門電路、計(jì)算電路、芯片以及電子設(shè)備”的專利,公開號為CN 119652311 A,申請日期為2023年9月18日。
該專利提供一種三進(jìn)制邏輯門電路、計(jì)算電路、芯片以及電子設(shè)備,可以實(shí)現(xiàn)輸入邏輯值的加1、減1。
基于該三進(jìn)制邏輯門電路,利用三值邏輯的27種單變量函數(shù),將該三進(jìn)制邏輯門電路應(yīng)用于三進(jìn)制邏輯電路中,可以實(shí)現(xiàn)簡化三進(jìn)制邏輯電路的結(jié)構(gòu)的目的,可以減少三進(jìn)制邏輯電路中的晶體管數(shù)量,降低三進(jìn)制邏輯電路的功耗,以及提高三進(jìn)制邏輯電路的計(jì)算效率.
附錄1:專利部分圖示: