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引言：本文介紹PCIe IP核時(shí)鐘結(jié)構(gòu)、PCIe板卡時(shí)鐘方案及復(fù)位設(shè)計(jì)相關(guān)內(nèi)容。
1.?PCIe IP核時(shí)鐘
圖1以 Kintex 7 Gen2×8為例，顯示了PCIe集成塊時(shí)鐘結(jié)構(gòu)框圖。
圖1：PCIe ?IP核時(shí)鐘結(jié)構(gòu)框圖
集成塊輸入系統(tǒng)時(shí)鐘信號(hào)稱(chēng)為sys_clk，該時(shí)鐘頻率必須為100MHz、125MHz或250MHz。使用的時(shí)鐘頻率必須與Vivado IDE中的時(shí)鐘頻率選擇相匹配。
1.1 同步和非同步時(shí)鐘
有兩種方法可以為PCI Express系統(tǒng)提供時(shí)鐘：
●使用同步時(shí)鐘，即所有設(shè)備都使用共享時(shí)鐘源。
●使用非同步時(shí)鐘，每個(gè)設(shè)備都有自己的時(shí)鐘源。
建議：推薦使用核心時(shí)使用同步時(shí)鐘。由于所提供的參考時(shí)鐘的特性，所有附加卡設(shè)計(jì)都必須使用同步時(shí)鐘。對(duì)于使用插槽時(shí)鐘的設(shè)備，必須在Vivado IDE中啟用鏈路狀態(tài)寄存器中的插槽時(shí)鐘配置設(shè)置。
圖2：嵌入式系統(tǒng)使用100 MHz參考時(shí)鐘
圖3：嵌入式系統(tǒng)使用125/250MHz參考時(shí)鐘
對(duì)于同步時(shí)鐘系統(tǒng)，每個(gè)鏈路伙伴設(shè)備共享相同的時(shí)鐘源。圖2和圖3顯示了使用100MHz參考時(shí)鐘的嵌入式系統(tǒng)。當(dāng)使用125MHz或250MHz參考時(shí)鐘選項(xiàng)時(shí)，必須使用外部PLL進(jìn)行5/4和5/2的乘法，將100MHz時(shí)鐘分別轉(zhuǎn)換為125 MHz和250 MHz。此外，即使設(shè)備是嵌入式系統(tǒng)的一部分，如果系統(tǒng)使用商用PCIe根復(fù)合體或交換機(jī)以及典型的主板時(shí)鐘方案，仍應(yīng)使用同步時(shí)鐘。?圖4、圖5顯示了典型PCIe附加卡時(shí)鐘設(shè)計(jì)方案。
圖4：使用100 MHz參考時(shí)鐘的開(kāi)放系統(tǒng)附加卡
圖5：使用125/250 MHz參考時(shí)鐘的開(kāi)放系統(tǒng)附加卡
圖6：XC7K325T-FFG900芯片PCIe×8設(shè)計(jì)
2.?PCIe IP核復(fù)位
PCIe IP核使用sys_rst_n復(fù)位系統(tǒng)，它是異步、低有效復(fù)位信號(hào)。插入此信號(hào)會(huì)導(dǎo)致整個(gè)IP核（包括GTX收發(fā)器）的硬復(fù)位。復(fù)位解除后，IP核試圖連接訓(xùn)練并恢復(fù)正常運(yùn)行。在典型的端點(diǎn)應(yīng)用程序中，例如附加卡，通常存在邊帶（sideband）復(fù)位信號(hào)，應(yīng)將其連接到sys_rst_n。對(duì)于沒(méi)有邊帶系統(tǒng)復(fù)位信號(hào)的端點(diǎn)應(yīng)用，應(yīng)在本地生成初始硬件復(fù)位。
PCI Express中可能發(fā)生三個(gè)重置事件：
●冷復(fù)位（cold reset）：在通電時(shí)發(fā)生的上電復(fù)位，信號(hào)sys_rst_n被插入會(huì)導(dǎo)致IP核的冷復(fù)位；
●熱復(fù)位（warm reset）：由硬件觸發(fā)的基本復(fù)位，無(wú)需移除和重新施加電源。sys_rst_n信號(hào)被插入以導(dǎo)致內(nèi)核的熱復(fù)位；
●熱復(fù)位（hot reset）：通過(guò)協(xié)議在PCIe鏈路上帶內(nèi)發(fā)送復(fù)位，在這種情況下，不使用sys_rst_n。在該復(fù)位的情況下，接收到的_Hot_Reset信號(hào)被斷言以指示復(fù)位的來(lái)源。IP核的用戶(hù)應(yīng)用程序界面有一個(gè)名為user_reset_out的輸出信號(hào)。此信號(hào)相對(duì)于user_clk_out同步停用。
信號(hào)user_reset_out在以下任何一種情況下都會(huì)被斷言：
●基本復(fù)位：由于sys_rst_n的斷言而發(fā)生（冷或熱）；
●IP核內(nèi)的PLL：失鎖，表明時(shí)鐘輸入的穩(wěn)定性存在問(wèn)題；
●收發(fā)器PLL鎖定丟失：任何收發(fā)器都失去鎖定，表明PCIe鏈路存在問(wèn)題。?在上述所有條件得到解決后，user_reset_out信號(hào)與user_clk_out同步解除，允許IP核嘗試訓(xùn)練并恢復(fù)正常運(yùn)行。
需要注意的是：根據(jù)PCIe電氣規(guī)范設(shè)計(jì)的系統(tǒng)提供邊帶復(fù)位信號(hào)使用3.3V信號(hào)電平，當(dāng)該信號(hào)接入FPGA IO接口時(shí)，要考慮電平兼容性問(wèn)題，如圖7所示，顯示了來(lái)自系統(tǒng)提供的+3.3V邊帶復(fù)位信號(hào)PCIE_PERST與FPGA DDR Bank互聯(lián)時(shí)，需將電平轉(zhuǎn)換為+1.5V。
圖7：系統(tǒng)提供的+3.3V邊帶復(fù)位信號(hào)互聯(lián)設(shè)計(jì)
Xilinx PCIe高速接口入門(mén)實(shí)戰(zhàn)（一）
