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FPGA 數(shù)碼管
 EDA程序設(shè)計-數(shù)字電壓表設(shè)計

白茶丫

2024/11/26

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FPGA 數(shù)碼管
 EDA程序設(shè)計-經(jīng)典數(shù)字游戲—過河

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2024/11/25

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程序源碼可編程邏輯控制器
 EDA程序設(shè)計-萬年歷設(shè)計（VHDL語言）

白茶丫

2024/10/04

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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：編譯及仿真工程
可以使用Quartus II Simulator在工程中仿真任何設(shè)計。根據(jù)所需的信息類型，可以進(jìn)行功能仿真以測試設(shè)計的邏輯功能，也可以進(jìn)行時序仿真。在目標(biāo)器件中測試設(shè)計的邏輯功能和最壞情況下的時序，或者采用Fast Timing模型進(jìn)行時序仿真，在最快的器件速率等級上仿真盡可能快的時序條件。

華清遠(yuǎn)見

2013/08/26

FPGA 仿真
FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：約束及配置工程
設(shè)計好工程文件后，首先要進(jìn)行工程的約束。約束主要包括器件選擇、管腳分配及時序約束等。時序約束屬于較為高級的應(yīng)用，通過時序約束可以使工程設(shè)計文件的綜合更加優(yōu)化。下面對這幾種約束方式進(jìn)行介紹。

華清遠(yuǎn)見

1

2013/08/26

FPGA Quartus II
FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之： LogicLock邏輯鎖定工具使用技巧
邏輯鎖定方法學(xué)（LogicLock Methodology）內(nèi)容就是在設(shè)計時采用邏輯鎖定的基于模塊設(shè)計流程（LogicLock block-based design flow），來達(dá)到固定單模塊優(yōu)化的目的。這種設(shè)計方法學(xué)中第一次引入了高效團隊合作方法：它可以讓每個單模塊設(shè)計者獨立優(yōu)化他的設(shè)計，并把所用資源鎖定。

華清遠(yuǎn)見

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2013/08/26

FPGA Quartus II
FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之： SignalTap II在線邏輯分析儀的使用方法
隨著設(shè)計復(fù)雜度的增加，傳統(tǒng)的設(shè)計驗證方法需要其他技術(shù)和工具的補充，因為這些可編程芯片系統(tǒng)（SOPC）進(jìn)行完全的真實模擬是不可在適當(dāng)?shù)臅r間內(nèi)完成。而且，設(shè)計規(guī)模的陡增必然需要新的工具來觀察已編程期間的內(nèi)部操作。

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2013/08/26

FPGA Quartus II
FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：典型實例-SignalTap II功能演示
本節(jié)旨在通過給定的工程實例——“正弦波發(fā)生器”來熟悉Altera Quartus II高級調(diào)試功能SignalTap II和Intent Memory Content Editor的使用方法。同時使用基于Altera FPGA的開發(fā)板將該實例進(jìn)行下載驗證，完成工程設(shè)計的硬件實現(xiàn)。在本節(jié)中，將主要講解下面知識點。

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2013/08/26

FPGA Quartus II

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