高速信號(hào)

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  • 凡億Allegro Skill布線功能-自動(dòng)創(chuàng)建match_group
    在進(jìn)行高速PCB設(shè)計(jì)的過(guò)程中，常常會(huì)遇到一個(gè)挑戰(zhàn)，那就是高速信號(hào)的時(shí)序匹配問(wèn)題。為了確保信號(hào)的同步到達(dá)，設(shè)計(jì)者需要對(duì)特定的高速信號(hào)組進(jìn)行等長(zhǎng)設(shè)計(jì)。手動(dòng)進(jìn)行這樣的操作可能會(huì)非常繁瑣且容易出錯(cuò)。
    凡億Allegro Skill布線功能-自動(dòng)創(chuàng)建match_group
  • 如何用電源去耦電容改善高速信號(hào)質(zhì)量
    大家都知道，信號(hào)的最佳回流路徑是GND：對(duì)于走線而言，我們希望能參考GND平面；對(duì)于信號(hào)管腳，我們希望GND管腳伴隨；對(duì)于BGA區(qū)域的高速信號(hào)扇出過(guò)孔，我們希望能被相鄰的GND過(guò)孔包圍。
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  • 硬件企業(yè)的好搭檔 | Samtec互連解決方案
    【摘要/前言】 對(duì)于硬件企業(yè)來(lái)說(shuō)，將概念轉(zhuǎn)化為最終產(chǎn)品涉及到獨(dú)特的挑戰(zhàn)。最近的行業(yè)報(bào)告顯示，供應(yīng)鏈問(wèn)題、預(yù)算緊張以及對(duì)快速原型設(shè)計(jì)的需求使這一過(guò)程變得困難重重。 電子硬件領(lǐng)域的一些處于發(fā)展中的企業(yè)尤其受到這些障礙的影響，它們?cè)谂ふ覍I(yè)組件和可靠的合作伙伴以支持其發(fā)展。 【駕馭復(fù)雜的供應(yīng)鏈】 硬件企業(yè)面臨的一個(gè)主要問(wèn)題是全球供應(yīng)鏈中斷。這些干擾導(dǎo)致半導(dǎo)體、電纜和連接器等重要部件的交付周期延長(zhǎng)，給
    硬件企業(yè)的好搭檔 | Samtec互連解決方案
  • 高速傳輸線阻抗一直往上跑？怎么解決
    長(zhǎng)通道的阻抗一直往上竄這個(gè)事情其實(shí)不是個(gè)別現(xiàn)象了，相信大多數(shù)做高速串行信號(hào)的朋友，尤其是做背板系統(tǒng)的朋友都深有體會(huì)，在超過(guò)例如10inch走線的時(shí)候，如果你們?nèi)y(cè)試加工出來(lái)的差分線的TDR阻抗，就很容易看到以下的曲線。
    高速傳輸線阻抗一直往上跑？怎么解決
  • LVDS分離器簡(jiǎn)化高速信號(hào)分配
    隨著微處理器、DSP和數(shù)字ASIC時(shí)鐘頻率的提高，背板信號(hào)的通信速率也在不斷提高。較快的時(shí)鐘速率使得基于TTL的單端信號(hào)的弱點(diǎn)越來(lái)越突出，主要表現(xiàn)在：功耗增大、抖動(dòng)(導(dǎo)致誤碼)、高電平輻射、傳輸線效應(yīng)(如阻抗失配和串?dāng)_)、電源去耦難度增大以及其它一些問(wèn)題。盡管一般認(rèn)為利用該技術(shù)速率能夠保持在50MHz以上，但是，上述問(wèn)題迫使設(shè)計(jì)人員尋求更為有效的解決方案。
    LVDS分離器簡(jiǎn)化高速信號(hào)分配