什么是高速電路 高速電路信號完整性分析

原文標題：PCB設計之高速電路

在工作中經常會遇到有人問什么是高速電路，或者在設計高速電路的時候需要注意什么。每當遇到這種問題就頭腦發(fā)懵，其實不同的產品、不同的人對其都有不同的理解。今天簡單總結一下最基本的一些概念包括對高速電路的理解、什么是信號完整性還有信號的帶寬等。

一、高速電路的定義

本人從各種資料和書中看到許多關于高速電路的定義，可能不同的產品對于高速信號的定義不同，具體還要看設計的產品類型，簡單整理主要有以下幾種：

1.是指由于信號的高速變化使電路中的模擬特性，如導線的電感、電容等發(fā)生作用的電路。

2.信號工作頻率超過50MHz，并且在這個頻率之上的電路已經占到了整個電子系統(tǒng)相當?shù)姆至俊?/p>

3.根據信號的上升沿和下降沿的時間來定義。

4.大家通常比較熟悉的DDR、Serdes、UFS等一些上G傳輸速率的layout等

二、高速電路信號完整性問題

信號完整性要求就是信號從發(fā)送端到互連傳輸過程中以正確的時序、幅度及相位到達接受端，并且接受端能正常的工作，或者可以說信號在互連傳輸中能很好的保持時域和頻域的特性。通常還有以下兩種定義：

1.當信號的邊沿時間小于4-6倍的互連傳輸時延，需要考慮信號的完整性問題。

2.當線傳播時延大于驅動端的上升沿或下降沿將會引起傳輸?shù)姆穷A期的結果。

3.下面在簡單說下時域和頻域的關系，因為當初本人接觸到這兩個概念是一頭霧水，很懵：

以上資料主要參考《Cadence 高速電路設計》、《ANSYS信號完整性分析與仿真實例》

如有雷同或錯誤，希望各位大神留言指正，感謝！！