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3.6 黑盒的接口時(shí)序模型
本節(jié)將介紹黑盒（任意模塊或塊）的 IO 接口時(shí)序弧，時(shí)序模型將捕獲黑盒（black box）IO 接口（interface）的時(shí)序。黑盒的接口時(shí)序模型可以具有組合邏輯弧，也可以有時(shí)序邏輯弧。通常，這些時(shí)序弧也可能取決于狀態(tài)。
圖 3-11
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對(duì)于如圖 3-11 所示的例子，可以將時(shí)序弧分為以下幾類：
- 輸入到輸出的組合邏輯?。哼@對(duì)應(yīng)于直接從輸入到輸出的組合邏輯路徑，例如從輸入端口 FIN 到輸出端口 FOUT。輸入時(shí)序邏輯?。哼@對(duì)應(yīng)于連接到觸發(fā)器 D 引腳的輸入端口的建立時(shí)間或保持時(shí)間。通常，在將模塊的輸入端口連接到觸發(fā)器的 D 引腳之前，可以存在一些組合邏輯。這樣的一個(gè)例子是在輸入端口 DIN 上相對(duì)于時(shí)鐘端口 ACLK 的建立時(shí)間檢查。輸出時(shí)序邏輯?。哼@類似于觸發(fā)器時(shí)鐘端到輸出端 Q 的傳播延遲。通常，觸發(fā)器輸出引腳與模塊輸出端口之間可以存在一些組合邏輯。一個(gè)示例是從時(shí)鐘 BCLK 到觸發(fā)器 UFF1 的輸出引腳再到輸出端口 DOUT 的路徑。異步輸入時(shí)序?。哼@類似于觸發(fā)器異步輸入引腳的恢復(fù)時(shí)間和撤銷時(shí)間時(shí)序約束，例如輸入端口 ARST 到觸發(fā)器 UFF0 的異步清零引腳。
除上述時(shí)序弧外，在黑盒的外部時(shí)鐘引腳上還可以進(jìn)行脈沖寬度檢查。還可以定義內(nèi)部節(jié)點(diǎn)（node）并在這些內(nèi)部節(jié)點(diǎn)上定義衍生時(shí)鐘（generated clock），從而指定在這些節(jié)點(diǎn)之間的時(shí)序弧?？傊?，黑盒模型可以具有以下時(shí)序?。?/p>
- 純組合邏輯路徑的輸入到輸出時(shí)序弧（Input to output timing arcs）從同步輸入端口到相關(guān)時(shí)鐘端口的建立時(shí)間和保持時(shí)間時(shí)序?。⊿etup and hold timing arcs）從異步輸入端口到相關(guān)時(shí)鐘端口的恢復(fù)時(shí)間和撤銷時(shí)間時(shí)序?。≧ecovery and removal timing arcs）從時(shí)鐘端口到輸出端口的輸出傳播延遲（Output propagation delay）
如上所述的接口時(shí)序模型并非旨在捕獲黑盒的內(nèi)部時(shí)序，而只是捕獲其接口上的時(shí)序。
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3.7 高級(jí)時(shí)序建模
非線性延遲模型（NLDM）這類的時(shí)序模型是基于輸出負(fù)載電容和輸入過渡時(shí)間來(lái)表示通過時(shí)序弧的延遲的。實(shí)際上，單元輸出的負(fù)載不僅包括電容還應(yīng)當(dāng)包括互連電阻（interconnect resistance）。由于 NLDM 方法假設(shè)輸出負(fù)載為純電容，因此互連電阻成為了一個(gè)問題。即使互連電阻不為零，但當(dāng)互連電阻的影響較小時(shí)，仍使用了這些 NLDM 模型。在互連電阻存在的情況下，延遲的計(jì)算方法通過在單元的輸出端獲得等效的有效電容（effective capacitance）來(lái)改進(jìn) NLDM 模型。延遲計(jì)算工具中使用的“有效”電容法獲得的等效電容可保證單元輸出延遲與具有 RC 互連的單元輸出延遲相同。有效電容法將在 5.2 節(jié)里的延遲計(jì)算部分再詳細(xì)介紹。
隨著特征尺寸的縮小，由于波形變得高度非線性，互連電阻的影響會(huì)導(dǎo)致較大的誤差，各種建模方法為單元的輸出驅(qū)動(dòng)能力提供了更高的精度。通常，這些方法通過用等效電流源對(duì)驅(qū)動(dòng)器（driver）的輸出級(jí)進(jìn)行建模來(lái)獲得更高的精度。例如 CCS（Composite Current Source）復(fù)合電流源或 ECSM（Effective Current Source Model）有效電流源模型：CCS 時(shí)序模型通過使用隨時(shí)間變化且依賴電壓的電流源，為建模單元輸出驅(qū)動(dòng)能力提供了更高的精度。通過為不同情況下的接收引腳電容（receiver pin capacitance）和輸出充電電流（output charging currents）指定詳細(xì)時(shí)序模型，可以提供時(shí)序信息。接下來(lái)描述 CCS 模型的細(xì)節(jié)。
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3.7.1 接收引腳電容
接收引腳電容對(duì)應(yīng)于 NLDM 模型中指定的輸入引腳電容（input pin capacitance）。與 NLDM 模型的輸入引腳電容不同，CCS 模型允許在過渡波形的不同部分分別指定接收引腳電容。由于互連 RC 和由單元內(nèi)部輸入設(shè)備的米勒效應(yīng)（Miller effect）所引起的等效輸入非線性電容，接收引腳電容值會(huì)在過渡波形的不同點(diǎn)處發(fā)生變化。因此，該電容值在波形的初始部分（leading portion）與在波形的后續(xù)部分（trailing portion）的建模是不同的。
接收電容可以在引腳級(jí)別（pin level）上指定（如 NLDM 模型），通過該引腳的所有時(shí)序弧都使用該電容值；或者，接收電容可以在時(shí)序?。╰iming arc level）級(jí)別上指定，在這種情況下可以為不同的時(shí)序弧指定不同的電容模型。接下來(lái)將介紹這兩種指定接收引腳電容的方法。
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在引腳級(jí)別指定電容
當(dāng)在引腳級(jí)別指定電容時(shí)，接收引腳電容的一維表格示例如下：
index_1 指定了此引腳輸入過渡時(shí)間的索引值，一維表格 values 為波形的初始部分指定了輸入引腳上用于上升沿波形的接收電容。
與上面示例中的 receiver_capacitance1_rise 表格類似，receiver_capacitance2_rise 表格為波形的后續(xù)部分指定了輸入引腳上用于上升沿波形的接收電容。而下降電容（用于下降沿輸入波形的引腳電容）分別由表格 receiver_capacitance1_fall 和 receiver_capacitance2_fall 指定。
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在時(shí)序弧級(jí)別指定電容
接收引腳電容值也可以在時(shí)序弧級(jí)別上，根據(jù)輸入過渡時(shí)間和輸出負(fù)載以二維表格的形式來(lái)指定。以下給出了在時(shí)序弧級(jí)別指定電容的示例。本示例指定了輸入引腳 IN 上波形初始部分的接收引腳上升電容，該電容取決于輸入引腳 IN 上的過渡時(shí)間和輸出引腳 OUT 上的負(fù)載。
上面的示例指定了 receiver_capacitance1_rise 的模型，庫(kù)中也包含有關(guān) receiver_capacitance2_rise、receiver_capacitance1_fall 和 receiver_capacitance2_fall 的類似定義。
下表總結(jié)了四種不同類型的接收電容類型。如上所述，可以在引腳級(jí)別將它們指定為一維表格，或在時(shí)序弧級(jí)別將它們指定為二維表格。
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3.7.2 輸出電流
在 CCS 模型中，非線性時(shí)序表現(xiàn)為輸出電流。輸出電流信息被指定為一個(gè)查找表，該表的查找取決于輸入過渡時(shí)間和輸出負(fù)載。
輸出電流會(huì)根據(jù)輸入過渡時(shí)間和輸出負(fù)載電容的不同組合被指定，對(duì)于每一個(gè)組合，都將分別指定一個(gè)輸出電流波形。本質(zhì)上，此處的波形指的是隨時(shí)間變化的輸出電流值。以下示例使用 output_current_fall 指定了用于下降輸出波形的輸出電流：
reference_time 是指輸入波形超過延遲閾值的時(shí)間，index_1 和 index_2 是指輸入過渡時(shí)間和所使用的輸出負(fù)載電容，而 index_3 是時(shí)間。index_1 和 index_2（輸入過渡時(shí)間和輸出負(fù)載電容）只能有一個(gè)值，index_3 是指時(shí)間值，表值是指相應(yīng)的輸出電流。因此，對(duì)于給定的輸入過渡時(shí)間和輸出負(fù)載，輸出電流波形是時(shí)間的函數(shù)。同樣，還指定了用于輸入過渡時(shí)間和輸出電容的其他組合的查找表。
類似地可以使用 output_current_rise 去指定上升輸出波形的輸出電流。
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3.7.3 串?dāng)_噪聲分析模型
本節(jié)介紹用于串?dāng)_噪聲（或毛刺）分析的 CCS 模型，又被稱為 CCSN（CCS Noise）模型。CCS 噪聲模型是結(jié)構(gòu)（structural）模型，并針對(duì)單元內(nèi)的不同溝道連接塊 -CCB（Channel Connected Blocks）表示。
什么是 CCB？CCB 是指單元的源極（source）- 漏極（drain）的溝道（channel）連接部分。例如，單級(jí)（single stage）單元（例如反相器、與非門和或非門單元）僅包含一個(gè) CCB，即整個(gè)單元僅通過一個(gè)溝道連接區(qū)域進(jìn)行連接，而多級(jí)單元（例如與門和或門單元）包含多個(gè) CCB。
通常僅為由單元輸入驅(qū)動(dòng)的第一個(gè) CCB 和驅(qū)動(dòng)單元輸出的最后一個(gè) CCB 指定 CCSN 模型，并且會(huì)使用穩(wěn)態(tài)電流、輸出電壓和傳播噪聲模型來(lái)指定這些 CCSN 模型。
對(duì)于單級(jí)組合邏輯單元（例如與非門和或非門單元），將為每個(gè)時(shí)序弧指定 CCS 噪聲模型。這些單元只有一個(gè) CCB，因此模型將會(huì)是從單元的輸入引腳到輸出引腳的。
以下是一個(gè)與非門單元的模型示例：
現(xiàn)在我們描述 CCS 噪聲模型的屬性：ccsn_first_stage 字段表示該模型用于與非門單元的第一級(jí) CCB。如前所述，與非門單元只有一個(gè) CCB。is_needed 字段幾乎始終為 true，但天線單元（antenna cell）等非功能性單元除外。stage_type 字段中的 both 表示該級(jí) CCB 同時(shí)具有上拉（pull-up）和下拉（pull-down）結(jié)構(gòu)。miller_cap_rise 和 miller_cap_fall 分別代表輸出上升和下降過渡時(shí)的米勒（Miller）電容值。
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直流電流
dc_current 表中為輸出引腳上針對(duì)輸入和輸出引腳電壓不同組合的的直流電流，其中 index_1 為輸入電壓，index_2 為輸出電壓， 二維表格中的數(shù)值為 CCB 輸出處的直流電流。輸入電壓和輸出電流均在庫(kù)中指定單位（通常為伏特和毫安）。對(duì)于從與非門單元的輸入引腳 IN1 到輸出引腳 OUT 的 CCS 噪聲模型示例，當(dāng)輸入電壓為 -0.9V 并且輸出電壓為 0V 時(shí)，輸出端的直流電流為 0.42mA。
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輸出電壓
output_voltage_rise 和 output_voltage_fall 表中分別包含 CCB 輸出上升和下降的時(shí)序信息。這些表格是 CCB 輸出節(jié)點(diǎn)的多維表格，指定了針對(duì)不同輸入過渡時(shí)間和輸出電容的上升和下降輸出電壓。每個(gè)表格的 index_1 指定了軌到軌輸入過渡時(shí)間，index_2 指定了輸出電容，index_3 指定了輸出電壓超過特定閾值點(diǎn)的時(shí)間（在這種情況下，為 0.9V 的 Vdd 電源的 30％，70％和 90％）。在每個(gè)多維表中，電壓交叉點(diǎn)（voltage crossing points）是固定的，并且 CCB 輸出節(jié)點(diǎn)與電壓交叉時(shí)的時(shí)間值在 index_3 中指定。
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噪聲傳播
propagated_noise_high 模型和 propagated_noise_low 模型指定的多維表格提供了通過 CCB 的噪聲傳播信息。這些模型表征了串?dāng)_毛刺（或噪聲）從 CCB 的輸入到輸出的傳播，表征時(shí)輸入端使用了對(duì)稱的三角波。噪聲傳播的多維表被組織為了多個(gè)表，這些表指定了 CCB 輸出處的毛刺波形。這些多維表包含：
- 輸入毛刺幅值（index_1）輸入毛刺寬度（index_2）CCB 輸出電容（index_3）時(shí)間（index_4）
表格中的數(shù)值指定了 CCB 輸出電壓（或通過 CCB 傳播的噪聲）。
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兩級(jí)單元的噪聲模型
與單級(jí)單元一樣，兩級(jí)單元（例如與門和或門單元）的 CCS 噪聲模型通常被描述為時(shí)序弧的一部分。由于這些單元包含兩個(gè)單獨(dú)的 CCB，因此需要分別為 ccsn_first_stage 和 ccsn_last_stage 指定噪聲模型。例如，對(duì)于兩輸入與門單元，CCS 噪聲模型由第一級(jí)和最后一級(jí)相互獨(dú)立的模型組成，如下所示：
為 IN2 引腳指定的 ccsn_last_stage 中的模型與為 IN1 引腳指定的 ccsn_last_stage 中的模型是相同的。
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多級(jí)單元和時(shí)序單元的噪聲模型
通常將較為復(fù)雜的組合邏輯單元或時(shí)序邏輯單元的 CCS 噪聲模型描述為引腳規(guī)范（pin specification）的一部分，這與前面在單級(jí)或二級(jí)單元的 CCS 噪聲模型中以引腳對(duì)（pin-pair）為基礎(chǔ)，指定為時(shí)序弧的一部分是不同的。通常由所有輸入引腳的 ccsn_first_stage 模型和所有輸出引腳的 ccsn_last_stage 模型描述復(fù)雜的多級(jí)和時(shí)序單元。這些單元的 CCS 噪聲模型不是時(shí)序弧的一部分，但通常是為引腳指定的。
如果輸入和輸出之間的內(nèi)部路徑多達(dá)兩級(jí) CCB，則噪聲模型也可以表示為引腳對(duì)時(shí)序弧的一部分。通常，多級(jí)單元中可以將某些 CCS 噪聲模型指定為引腳對(duì)時(shí)序弧的一部分，而其他一些噪聲模型可以通過引腳說(shuō)明來(lái)指定。
下面的示例使用引腳說(shuō)明以及時(shí)序弧的一部分指定了 CCS 噪聲模型：
請(qǐng)注意，上述觸發(fā)器單元的某些 CCS 模型是通過引腳定義的。使用輸入引腳上的引腳說(shuō)明定義的指定為 ccsn_first_stage，而輸出引腳 QN 上的 CCS 模型指定為 ccsn_last_stage。另外，兩級(jí) CCS 噪聲模型被描述為 CDN 到 Q 的時(shí)序弧的一部分。因此本示例表明，一個(gè)單元可以具有指定為引腳說(shuō)明一部分和時(shí)序弧一部分的 CCS 模型。
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3.7.4 其它噪聲模型
除了上述 CCS 噪聲模型之外，某些單元庫(kù)還提供了其他模型來(lái)表征噪聲。早在 CCS 噪聲模型出現(xiàn)之前，就已經(jīng)使用了其中一些模型。如果 CCS 噪聲模型可用，則不需要這些附加模型。為了完整起見，我們?cè)谙旅娼榻B一些早期的噪聲模型。
直流裕度模型（Models for DC margin）：直流裕度是指單元輸入引腳允許的最大直流變化（DC variation），它將使單元保持穩(wěn)定狀態(tài)，即不會(huì)在輸出端引起毛刺。例如，低電平輸入的直流裕度指的是輸入引腳上最大的直流電壓值，而不會(huì)在輸出端引起任何電平跳變。
抗擾度模型（Models for noise immunity）：抗擾度模型指定輸入引腳可以允許的毛刺幅度（glitch magnitude）。通常以二維表的形式來(lái)描述，其中毛刺寬度和輸出電容為兩個(gè)索引量，表中的值對(duì)應(yīng)于輸入引腳可以允許的毛刺幅度。這意味著任何小于指定幅度和寬度的毛刺都不會(huì)通過單元傳播?？箶_度模型還具有不同變形形式，例如：
- noise_immunity_highnoise_immunity_lownoise_immunity_above_highnoise_immunity_below_low
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3.8 功耗建模
單元庫(kù)中也包含與單元功耗有關(guān)的信息，包括有功功率（active power）以及待機(jī)（standby）或漏電（leakage）功率。顧名思義，有功功率與設(shè)計(jì)中的行為有關(guān)，而待機(jī)功率是待機(jī)模式下的功耗，這主要是由于漏電引起的。
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3.8.1 有功功率
有功功率與單元輸入和輸出引腳上的行為有關(guān)。單元中的有功功率是由于輸出負(fù)載的充電以及內(nèi)部的開關(guān)引起的，通常分別稱這兩個(gè)為輸出開關(guān)功率（output switching power）和內(nèi)部開關(guān)功率（internal switching power）。
輸出開關(guān)功率與單元類型無(wú)關(guān)，僅取決于輸出負(fù)載電容、開關(guān)頻率和供電電源；內(nèi)部開關(guān)功率取決于單元的類型，因此該值會(huì)包含在單元庫(kù)中，接下來(lái)將介紹庫(kù)中的內(nèi)部開關(guān)功率。
內(nèi)部開關(guān)功率在單元庫(kù)中被稱為 internal power，這是當(dāng)單元的輸入或輸出處于活動(dòng)狀態(tài)時(shí)單元內(nèi)部的功耗。對(duì)于組合邏輯單元，輸入引腳的電平跳變會(huì)導(dǎo)致輸出引腳的電平跳變，從而導(dǎo)致內(nèi)部開關(guān)功耗。例如，每當(dāng)輸入引腳電平跳變（上升或下降）時(shí)，反相器單元就會(huì)消耗功率。庫(kù)中描述的內(nèi)部開關(guān)功率如下所示：
上面的示例展示了單元從輸入引腳 A 到輸出引腳 Z1 的功耗，模板中的 2x2 表是根據(jù)引腳 A 上的輸入過渡時(shí)間和引腳 Z1 上的輸出電容來(lái)確定的。注意，盡管該表包含了輸出電容，但表中的值僅對(duì)應(yīng)于內(nèi)部開關(guān)，不包括輸出電容的影響。該值表示每個(gè)開關(guān)轉(zhuǎn)換（上升或下降）時(shí)在單元中耗散的內(nèi)部能量，單位是從庫(kù)中的其他單位導(dǎo)出的（通常電壓以伏特 V 為單位，電容以皮法拉 pF 為單位，并且表示為以皮焦耳 pJ 為單位的能量）。因此，庫(kù)中的內(nèi)部開關(guān)功率實(shí)際上是指每次開關(guān)轉(zhuǎn)換時(shí)內(nèi)部所消耗的能量。
除了內(nèi)部開關(guān)功率表之外，上面的示例中還給出了電源引腳、接地引腳的說(shuō)明，并且指定了可將單元斷電的條件。這些構(gòu)造允許在設(shè)計(jì)和方案中使用多個(gè)電源，在這些情況下可以關(guān)閉不同的電源。下面展示了單元的電源引腳說(shuō)明：
功率描述的語(yǔ)法允許上升和下降（指輸出過渡方向）功率使用單獨(dú)的構(gòu)造。就像時(shí)序弧一樣，功率描述也可能取決于狀態(tài)。例如，可以將異或門（XOR）單元的狀態(tài)相關(guān)功耗指定為取決于各種輸入的狀態(tài)。
對(duì)于組合邏輯單元，開關(guān)功率是基于輸入 - 輸出引腳對(duì)指定的。但是，對(duì)于諸如具有互補(bǔ)輸出 Q 和 QN 的觸發(fā)器之類的時(shí)序單元來(lái)說(shuō)，CLK-> Q 轉(zhuǎn)換也會(huì)導(dǎo)致 CLK-> QN 轉(zhuǎn)換。因此，該庫(kù)可以將內(nèi)部開關(guān)功率指定為三維表格，如下所示。下例中的三個(gè)維度分別是 CLK 的輸入壓擺（input slew）和 Q 與 QN 的輸出電容。
即使輸出和內(nèi)部狀態(tài)沒有轉(zhuǎn)換，也可以消耗開關(guān)功率。一個(gè)常見的例子是在觸發(fā)器的時(shí)鐘引腳上切換（toggle）的時(shí)鐘。觸發(fā)器在每次時(shí)鐘切換時(shí)都會(huì)消耗功率，通常是由觸發(fā)器單元內(nèi)部反相器的開關(guān)所帶來(lái)的。即使觸發(fā)器輸出未切換，也會(huì)消耗由于時(shí)鐘引腳切換引起的功率。因此，對(duì)于時(shí)序邏輯單元，輸入引腳功率（input pin power）是指單元內(nèi)部的功耗，即輸出不切換時(shí)的功耗。以下例子中描述了輸入引腳功率：
上述例子展示了 CLK 引腳切換時(shí)的功率說(shuō)明，它表示即使輸出未切換，時(shí)鐘切換也會(huì)導(dǎo)致功耗。
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時(shí)鐘引腳的功率是否被重復(fù)計(jì)算了？
注意，觸發(fā)器還包含由于 CLK-> Q 轉(zhuǎn)換引起的功耗。因此重要的是，CLK-> Q 功率描述表格中的值是不包括與 CLK 內(nèi)部功率有關(guān)的影響的，CLK 內(nèi)部功率與輸出 Q 不切換時(shí)的狀況相對(duì)應(yīng)。
以上內(nèi)容涉及到了應(yīng)用工具對(duì)功率表使用的一致性，能夠確保在功率計(jì)算期間與時(shí)鐘輸入有關(guān)的內(nèi)部功率不會(huì)被重復(fù)計(jì)算。
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3.8.2 漏電功率
大多數(shù)標(biāo)準(zhǔn)單元的設(shè)計(jì)都僅在輸出或狀態(tài)發(fā)生變化時(shí)才消耗功率。單元通了電但沒有任何行為時(shí)，所有功耗都?xì)w因于泄漏電流（leakage current）。泄漏可能是由于 MOS 器件的亞閾值電流引起的，也可能是由于通過柵極氧化物的隧穿電流引起的。在以前的 CMOS 工藝技術(shù)中，漏電功率可以忽略不計(jì)，并且在設(shè)計(jì)過程中并不是主要考慮因素。但是，隨著技術(shù)的發(fā)展，漏電功率變得越來(lái)越大，與有功功率相比，漏電功率已經(jīng)無(wú)法忽略不計(jì)了。
如上所述，漏電功率主要有兩個(gè)來(lái)源：MOS 器件中的亞閾值電流和柵氧化物隧穿。通過使用高閾值電壓單元，可以降低亞閾值電流；然而，由于高閾值電壓?jiǎn)卧乃俣容^低而存在一個(gè)折中（trade-off）：高閾值電壓?jiǎn)卧穆╇娸^小，但速度較慢。同樣，低閾值電壓?jiǎn)卧穆╇娸^大，但速度較高。無(wú)論是使用高閾值電壓還是低閾值電壓的單元，柵極氧化物隧穿帶來(lái)的影響都差不多。因此，控制漏電功率的可能方法是使用高閾值電壓的單元。類似于在高閾值電壓和標(biāo)準(zhǔn)閾值電壓?jiǎn)卧g進(jìn)行選擇，設(shè)計(jì)中使用的單元強(qiáng)度（strength）也是一種漏電和速度之間的折中。強(qiáng)度較高的單元具有較高的漏電功率，但速度較高。與功率管理有關(guān)的折中將在 10.6 節(jié)中詳細(xì)介紹。
MOS 器件的亞閾值泄漏電流與溫度具有很強(qiáng)的非線性特性，在大多數(shù)工藝技術(shù)中，隨著器件溫度從 25°C 升高到 125°C，亞閾值泄漏電流可能會(huì)增加 10 倍至 20 倍。柵極氧化物隧穿帶來(lái)的影響基本不隨溫度或器件閾值電壓而改變，在 100nm 及以上工藝技術(shù)中可以忽略的柵極氧化物隧穿已成為 65nm 或更精細(xì)技術(shù)在較低溫度下漏電的主要原因。例如，對(duì)于 65nm 或更精細(xì)的工藝技術(shù)，柵極氧化物隧穿漏電量可能等于室溫下的亞閾值漏電量。而在高溫下，亞閾值漏電仍然是導(dǎo)致漏電功率的主要因素。
庫(kù)中的每個(gè)單元都被指定了漏電功率。例如，反相器單元的漏電功率可能描述如下：
這是單元中耗散的漏電功率，漏電功率單位在庫(kù)的頭文件中指定，通常以納瓦為單位。通常，漏電功率還取決于單元的狀態(tài)，可以使用 when 條件指定狀態(tài)相關(guān)值。
例如，一個(gè)反相器單元可以具有如下描述：
其中 I 是反相器單元的輸入引腳。需要注意的是，上例中的描述還包括了一個(gè)默認(rèn)值（在 when 條件之外），該默認(rèn)值通常是在 when 條件內(nèi)指定值的平均值。
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3.9 單元庫(kù)中的其它屬性
除時(shí)序信息外，庫(kù)中的單元描述還指定了單元面積、功能和時(shí)序弧的 SDF 條件。這些將在本節(jié)中進(jìn)行簡(jiǎn)要描述，有關(guān)更多詳細(xì)信息，請(qǐng)參閱 Liberty 手冊(cè)。
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單元面積
面積描述中指定了一個(gè)單元或一組單元的面積：
area：2.35
上面指定了單元的面積為 2.35 個(gè)面積單位，這可以代表單元實(shí)際使用的硅面積，也可以是面積的相對(duì)測(cè)量值。
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單元功能
功能描述中指定了一個(gè)引腳或一組引腳的功能：
上面指定了一個(gè)兩輸入與門單元輸出引腳 Z 的邏輯功能。
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SDF 條件
SDF 條件屬性支持標(biāo)準(zhǔn)延遲格式 SDF（Standard Delay Format）文件的生成以及在反標(biāo)（backannotation）期間的條件匹配。就像 when 條件指定用于時(shí)序分析的狀態(tài)相關(guān)模型的條件一樣，SDF 標(biāo)注（annotation）時(shí)狀態(tài)相關(guān)時(shí)序的相應(yīng)條件由 sdf_cond 來(lái)表示。以下是一個(gè)示例：
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3.10 特征和工作條件
單元庫(kù)中還會(huì)指定創(chuàng)建該庫(kù)的特征（characterization）和工作條件。例如，庫(kù)文件的頭部可能包含以下內(nèi)容：
工作條件（nom_process、nom_temperature 和 nom_voltage）指定了對(duì)庫(kù)進(jìn)行表征的工藝、電壓和溫度， 也指定了使用該庫(kù)中單元的條件。如果特征和工作條件不同，則需要對(duì)延遲計(jì)算過程中獲得的時(shí)序值進(jìn)行降額（derate）處理， 這可以通過使用庫(kù)中指定的降額系數(shù)（k- 系數(shù)）來(lái)實(shí)現(xiàn)。
在除用于表征之外的條件下使用降額獲得時(shí)序值會(huì)導(dǎo)致時(shí)序計(jì)算不準(zhǔn)確。只有當(dāng)無(wú)法在預(yù)期的條件下表征庫(kù)時(shí)，才能使用降額過程。
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什么是工藝變量？
與作為物理量的溫度和電壓不同，工藝是不可量化的變量。就數(shù)字特征和驗(yàn)證而言，它可能是緩慢（slow）、典型（typical）或快速（fast）的工藝之一。因此，工藝值為 1.0（或任何其它值）是什么意思？答案在下面。
庫(kù)的表征是一個(gè)耗時(shí)的過程，針對(duì)各種工藝角（process corner）對(duì)庫(kù)進(jìn)行表征可能需要數(shù)周的時(shí)間，工藝變量的設(shè)置使得以特定工藝角為特征的庫(kù)可以用于不同工藝角的時(shí)序計(jì)算。工藝的 k- 系數(shù)可用于完成從特征庫(kù)工藝到目標(biāo)工藝的延遲降額。如上所述，降額系數(shù)的使用在時(shí)序計(jì)算期間引入了不準(zhǔn)確性，跨工藝條件進(jìn)行降額尤其不準(zhǔn)確，因此很少采用。總而言之，指定不同工藝變量值（例如 1.0 或任何其它值）的唯一功能就是在少數(shù)情況下允許跨工藝條件進(jìn)行降額處理。
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3.10.1 使用 K- 系數(shù)降額
如上所述，當(dāng)工作條件不同于表征條件時(shí)，降額系數(shù)（或稱 k- 系數(shù)）可用于計(jì)算延遲，k- 系數(shù)是近似系數(shù)。庫(kù)中 k- 系數(shù)的示例如下所示：
當(dāng)延遲計(jì)算過程中工作條件的工藝、電壓或溫度與庫(kù)中的標(biāo)稱條件不同時(shí)，可使用這些系數(shù)來(lái)進(jìn)行計(jì)算。注意，k_volt 系數(shù)為負(fù)，這意味著延遲隨著電壓的增加而減小，而 k_temp 因子為正，這意味著延遲通常隨溫度的升高而增加（除非單元具有 2.10 節(jié)中所描述的溫度反轉(zhuǎn)現(xiàn)象）。k- 系數(shù)的用法如下：
- 降額后延遲庫(kù)中原始延遲
例如，假設(shè)使用 slow 工藝模型在 1.08V 和 125°C 下表征了一個(gè)庫(kù)。如果要獲得 1.14V 和 100°C 的延遲，則 slow 工藝模型的單元上升延遲可以通過以下計(jì)算獲得：
- 降額后延遲庫(kù)中原始延遲
假設(shè)使用上例中的 k- 系數(shù)代入以上計(jì)算公式，可得：
- 降額后延遲庫(kù)中原始延遲庫(kù)中原始延遲
可見，在降額條件下的延遲約為原始延遲的 94.48％。
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3.10.2 庫(kù)中各單位
單元描述中數(shù)值的單位都是在庫(kù)中指定的，可使用 Liberty 命令集在庫(kù)文件中聲明單位。電壓、時(shí)間、電容和電阻的單位聲明如下例所示：
在本書中，我們假設(shè)庫(kù)中時(shí)間單位為納秒（ns），電壓?jiǎn)挝粸榉兀╒），每轉(zhuǎn)換一次的內(nèi)部功率單位為皮焦耳（pJ），漏電功率單位為納瓦（nW），電容單位為皮法（pF），電阻單位為 Kohms，面積單位為平方微米，但明確有特殊說(shuō)明的情況除外。
