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Part 01、前言
今天我們來(lái)聊聊晶振電路中一個(gè)看似不起眼但至關(guān)重要的部分一一負(fù)載電容！深入探討晶振負(fù)載電容CL的設(shè)計(jì)與計(jì)算。這不僅關(guān)系到晶振的振蕩頻率，還會(huì)影響啟動(dòng)時(shí)間、功耗，甚至振蕩的穩(wěn)定性。
Part 02、負(fù)載電容的定義：晶振的"最佳小伙伴"
晶振是許多MCU或SoC的時(shí)鐘源，負(fù)責(zé)提供穩(wěn)定的頻率信號(hào)。而負(fù)載電容CL，簡(jiǎn)單來(lái)說(shuō)，就是晶振"看到"的等效電容，它直接影響振蕩頻率和電路性能。
負(fù)載電容CL由兩個(gè)外接電容CL1和CL2以及寄生電容Cstray共同決定：
CL1和CL2：晶振兩端連接到地的外接電容，通常是對(duì)稱的，CL1=CL2。
Cstray：包括PCB走線寄生電容、晶振引腳電容以及MCU引腳電容，其范圍一般在是2-8pF之間。
這個(gè)公式告訴我們，CL是CL1和CL2的串聯(lián)等效電容再加上寄生電容。晶振的數(shù)據(jù)手冊(cè)通常會(huì)指定一個(gè)推薦的CL值，比如8pF、12pF等，我們需要通過(guò)選擇合適的CL1和CL2來(lái)匹配這個(gè)值。
寄生電容Cstray包括：
PCB走線寄生電容：每厘米走線約1-2pF，假設(shè)晶振到MCU的走線長(zhǎng)度是1cm，寄生電容約1-2pF。
晶振引腳電容：通常1-3pF，具體值見(jiàn)晶振數(shù)據(jù)手冊(cè)。
MCU引腳電容：通常2-5pF。
綜合估算，Cstray可能在4-8pF之間。最準(zhǔn)確的方法是實(shí)際測(cè)試調(diào)整CL1和CL2，直到頻率符合要求。
Part 03、負(fù)載電容的影響：頻率、啟動(dòng)與功耗
負(fù)載電容CL可不是隨便選的，它對(duì)晶振的性能有三大影響：
1．振蕩頻率：CL越大，頻率越低
晶振的振蕩頻率由其內(nèi)部的機(jī)械諧振和外部負(fù)載電容共同決定。負(fù)載電容增加會(huì)拉低振蕩頻率，這種現(xiàn)象稱為頻率牽引lfrequency pulling。如果晶振的標(biāo)稱頻率是16MHz，數(shù)據(jù)手冊(cè)指定CL=12pF，但實(shí)際設(shè)計(jì)中CL變成了18pF，頻率可能會(huì)下降幾kHz甚至更多，具體偏移量取決于晶振的"牽引靈敏度”,通常在10-30ppm/pF。比如，假設(shè)牽引靈敏度是20ppm/pF，C偏差6pF，頻率偏移就是:
1.92kHz的偏差對(duì)于某些應(yīng)用可能已經(jīng)超出了容忍范圍。
2.啟動(dòng)時(shí)間與穩(wěn)定性：CL越大，啟動(dòng)越慢
負(fù)載電容還會(huì)影響晶振的負(fù)阻，也就是negative resistance和啟動(dòng)時(shí)間。負(fù)阻是振蕩電路維持振蕩的能力，CL越大，負(fù)阻越小，振蕩啟動(dòng)越困難，甚至可能導(dǎo)致啟動(dòng)失敗。假設(shè)晶振的等效串聯(lián)電阻ESR是50Ω，振蕩器的跨導(dǎo)gm是5mA/V，負(fù)阻大致為
(其中w=2πf，f是振蕩頻率）。如果CL1=CL2=12pF，CL1+CL2 = 24pF，負(fù)阻會(huì)比CL1=CL2=8pF時(shí)小很多，啟動(dòng)時(shí)間可能從1ms增加到5ms甚至更長(zhǎng)。
3.功耗：CL越大，功耗越高
更大的負(fù)載電容意味著振蕩器需要驅(qū)動(dòng)更大的電容充電和放電，功耗自然增加。功耗大致與C×V^2×f成正比
Part 04、計(jì)算實(shí)例
假設(shè)我們選用的晶振要求CL=12pF，寄生電容Cstray取中間值4pF（2-8pF范圍），我們來(lái)計(jì)算需要的CL1和CL2。
也就是說(shuō)，CL1=CL2=16pF時(shí)，可以滿足CL=12pF的要求。但實(shí)際設(shè)計(jì)中，電容值可能是標(biāo)準(zhǔn)值，可能會(huì)遇到?jīng)]有我們算出來(lái)的電容容值的型號(hào)的情況，標(biāo)準(zhǔn)電容值是比如15pF、18pF，我們可能需要選擇最接近的15pF。此時(shí)實(shí)際的CL為：
11.5pF略低于12pF，頻率會(huì)稍微偏高，但通常在晶振的容差范圍內(nèi)。
Part 05、總結(jié)
要選用高精度電容：選擇C0G/NP0陶瓷電容，避免溫度和電壓變化導(dǎo)致電容值漂移。PCB布局優(yōu)化要盡量縮短晶振到MCU的走線，減少寄生電容；走線遠(yuǎn)離高頻信號(hào)線，避免耦合干擾。
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