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2025年，是先進(jìn)制程代工廠交付2nm及以下工藝的時(shí)間點(diǎn)。2025年，2nm是全球半導(dǎo)體產(chǎn)業(yè)一大看點(diǎn)。隨著時(shí)間的推進(jìn)，2nm工藝“先行者們”的進(jìn)展如何？
臺積電近期表示，2nm工藝技術(shù)進(jìn)展良好，將如期在今年下半年量產(chǎn)，產(chǎn)能在今年年底前有望達(dá)到5萬片，甚至有機(jī)會邁上8萬片臺階。
三星表示，其新一代自研移動(dòng)處理器Exynos 2600將采用自家的2nm工藝（SF2）代工，目前試產(chǎn)初始良率達(dá)到了預(yù)計(jì)的30%，正投入大量資源，以確保其按時(shí)量產(chǎn)。
英特爾在官網(wǎng)上公開了其最尖端的Intel 18A制程工藝的介紹，并稱其已經(jīng)“準(zhǔn)備就緒”。
日本晶圓代工初創(chuàng)企業(yè)Rapidus表示，其2nm晶圓廠建廠進(jìn)度順利，將在4月1日開始試產(chǎn)2nm，2027年開始量產(chǎn)。
臺積電：進(jìn)度超前，降本仍是首要難題
作為產(chǎn)業(yè)的領(lǐng)頭羊，臺積電在2nm芯片的研發(fā)和量產(chǎn)進(jìn)度上一直處于行業(yè)領(lǐng)先地位，目前良率已經(jīng)達(dá)到60%。
早在2024年第一季度，臺積電就在新竹寶山晶圓廠（Fab 20）成功設(shè)立了2nm制程技術(shù)的試產(chǎn)線，這一舉措標(biāo)志著臺積電在2nm技術(shù)領(lǐng)域已經(jīng)取得了顯著進(jìn)展。根據(jù)臺積電的規(guī)劃，2025年下半年將是一個(gè)重要的時(shí)間節(jié)點(diǎn)，屆時(shí)2nm芯片將正式進(jìn)入批量生產(chǎn)階段。到2025年年底，若計(jì)入高雄晶圓廠（Fab 22）的產(chǎn)能，其2nm工藝的月產(chǎn)能預(yù)計(jì)將突破5萬片。而在2026年年底，這一數(shù)字有望進(jìn)一步攀升至每月12萬至13萬片。
同時(shí)，臺積電為了滿足2nm的量產(chǎn)需求，加大了對ASML的EUV光刻機(jī)的采購力度，在2024年就訂購了30臺，并且計(jì)劃在2025年再訂購35臺，其中還包括ASML最新推出的High-NA EUV光刻機(jī)。如此大規(guī)模的產(chǎn)能規(guī)劃，為其在全球半導(dǎo)體市場的競爭中奠定了基礎(chǔ)。
在技術(shù)方面，臺積電在晶體管架構(gòu)上，摒棄了沿用已久的鰭式場效應(yīng)晶體管（FinFET），轉(zhuǎn)而采用全環(huán)繞柵極場效應(yīng)晶體管（GAAFET）技術(shù)。專家表示，這種全新架構(gòu)由一疊狹窄的硅帶組成，每個(gè)硅帶都被一個(gè)柵極全方位包圍。相比FinFET，GAAFET對電流的控制更為精細(xì)，極大地降低了量子隧道效應(yīng)，使得芯片在相同功耗下能夠?qū)崿F(xiàn)更高的性能，或者在相同性能下大幅降低功耗。舉例來說，在移動(dòng)設(shè)備中，采用GAAFET架構(gòu)的2nm芯片能讓手機(jī)在長時(shí)間運(yùn)行高負(fù)載游戲時(shí)，發(fā)熱更少、電量消耗更慢，同時(shí)游戲畫面的流暢度和響應(yīng)速度都能得到顯著提升。
此外，臺積電還在2nm工藝中引入了多種新技術(shù)，例如NanoFlex DTCO（設(shè)計(jì)技術(shù)聯(lián)合優(yōu)化）技術(shù)的使用讓開發(fā)者可以根據(jù)不同的應(yīng)用需求，靈活選擇更高效的單元高度。若用于對能效要求極高的物聯(lián)網(wǎng)設(shè)備芯片，可開發(fā)面積最小化、能效增強(qiáng)的更矮單元，讓設(shè)備在極小的電量下也能長時(shí)間穩(wěn)定運(yùn)行；采用的第三代偶極子集成技術(shù)，支持六個(gè)電壓閾值檔（6-Vt），范圍達(dá)到200mV。這使得N型、P型納米片晶體管的I/CV速度分別提升了70％、110％，優(yōu)化了芯片的性能表現(xiàn)；利用全新的中間層（MoL）、后端層（BEOL）和遠(yuǎn)后端層（Far-BEOL）導(dǎo)線，讓電阻降低20％，能效更高。并且，第一層金屬層（M1）現(xiàn)在只需一步蝕刻（1P1E）、一次EVU曝光即可完成，降低了復(fù)雜度和光罩?jǐn)?shù)量，不僅提高了生產(chǎn)效率，還降低了生產(chǎn)成本。此外，針對高性能計(jì)算應(yīng)用，臺積電還引入了超高性能的SHP-MiM電容，容量大約每平方毫米200fF，可以獲得更高的運(yùn)行頻率，滿足了大數(shù)據(jù)處理、人工智能訓(xùn)練等對計(jì)算速度要求極高的應(yīng)用場景需求。
這些技術(shù)的綜合使用，讓臺積電的2nm工藝技術(shù)在性能提升和功耗降低方面展現(xiàn)出顯著的優(yōu)勢。臺積電表示，在性能提升上，相較于當(dāng)前廣泛應(yīng)用的3nm制程，2nm制程在相同運(yùn)行電壓下，性能可提高15%，在同等性能下，功耗可降低24%~35%。
盡管臺積電的2nm芯片在技術(shù)上優(yōu)勢明顯，但在市場推廣方面卻面臨著成本高昂的難題。據(jù)了解，2nm芯片的制造成本極高，每片硅晶圓的報(bào)價(jià)高達(dá)3萬美元，即使蘋果這樣的臺積電的忠實(shí)大客戶，也會對2nm芯片的報(bào)價(jià)有所顧慮。蘋果原計(jì)劃在iPhone 17系列中應(yīng)用臺積電的2nm芯片，但最終因成本原因，計(jì)劃推遲至2026年的iPhone18系列上使用。
對于其他客戶來說，這個(gè)影響只會被無限放大，因此，如何在保證技術(shù)優(yōu)勢的同時(shí)，降低成本，提高市場接受度，是臺積電未來需要解決的關(guān)鍵問題。
三星：穩(wěn)步推進(jìn)，良率依舊面臨挑戰(zhàn)
三星作為先進(jìn)工藝的重要推動(dòng)者，一直在積極研發(fā)2nm工藝。在2024年三星晶圓代工論壇年度博覽會上，三星公布了最新的半導(dǎo)體芯片工藝路線圖，宣布將在2025年量產(chǎn)2nm芯片，并計(jì)劃在2027年量產(chǎn)1.4nm芯片。
據(jù)了解，三星的2nm工藝布局了多個(gè)節(jié)點(diǎn)，其中第一代2nm工藝為SF2，后續(xù)又規(guī)劃了SF2P、SF2X、SF2A和SF2Z等多個(gè)節(jié)點(diǎn)。目前，SF2的試產(chǎn)初始良率已經(jīng)達(dá)到了預(yù)計(jì)的30%，三星正投入大量資源，以確保其按時(shí)量產(chǎn)。
技術(shù)方面，三星的2nm工藝?yán)^續(xù)沿用了全環(huán)繞柵極（GAA）設(shè)計(jì)，三星表示，傳統(tǒng)的FinFET（鰭式場效應(yīng)晶體管）技術(shù)逐漸暴露出局限性，如短溝道效應(yīng)加劇，導(dǎo)致漏電現(xiàn)象增加，進(jìn)而影響芯片的性能和能效。而在GAA技術(shù)中，柵極能夠從四個(gè)方向包圍溝道，相較于傳統(tǒng)FinFET技術(shù)的三柵極結(jié)構(gòu)，這種全環(huán)繞的設(shè)計(jì)極大地增強(qiáng)了對電流的控制能力。當(dāng)晶體管尺寸縮小時(shí)，GAA技術(shù)可以有效減少漏電現(xiàn)象，確保芯片在低功耗下穩(wěn)定運(yùn)行。
除了GAA技術(shù)，三星在2nm芯片中還采用了BSPDN（背面供電）技術(shù)，這一技術(shù)的應(yīng)用同樣為芯片性能的提升帶來了諸多好處。專家表示，在傳統(tǒng)的芯片設(shè)計(jì)中，供電網(wǎng)絡(luò)位于芯片正面，隨著晶體管數(shù)量的不斷增加和尺寸的縮小，正面的布線空間變得愈發(fā)擁擠，布線堵塞問題日益嚴(yán)重，這不僅增加了電阻，導(dǎo)致功率損耗增加，還限制了芯片性能的進(jìn)一步提升。
三星的BSPDN技術(shù)則將供電網(wǎng)絡(luò)轉(zhuǎn)移到芯片背面，有效解決了布線堵塞問題。該技術(shù)的原理是在芯片制造過程中，通過特殊的工藝在芯片背面構(gòu)建供電網(wǎng)絡(luò)，并利用硅通孔（TSV）技術(shù)實(shí)現(xiàn)正面晶體管與背面供電網(wǎng)絡(luò)的連接。這樣一來，芯片正面就有了更多的空間用于信號布線，降低了信號傳輸的干擾，提高了信號傳輸?shù)男剩€能顯著提升芯片的性能和能效。
三星認(rèn)為，公司的2nm工藝與前代工藝相比，其計(jì)算性能得到了顯著提升。以三星自家的Exynos系列芯片為例，采用2nm工藝的Exynos芯片在運(yùn)行復(fù)雜的AI算法和大數(shù)據(jù)處理任務(wù)時(shí)，運(yùn)算速度相比上一代采用3nm工藝的芯片提高了12%；在運(yùn)行速度方面，在智能手機(jī)中，搭載2nm芯片的手機(jī)在打開各類應(yīng)用程序時(shí)，速度明顯加快，應(yīng)用的啟動(dòng)時(shí)間平均縮短了30%左右。
此外，三星官方數(shù)據(jù)顯示，采用2nm工藝后，晶圓的利用率提高了約20%，有效降低了芯片的制造成本，使得三星在市場競爭中更具價(jià)格優(yōu)勢。
盡管三星2nm芯片在技術(shù)層面取得了顯著突破，但三星始終面臨著良率不足50%的困境，甚至有報(bào)道稱，三星目前試產(chǎn)的2nm芯片良率僅在10%~20%之間。而且，良率問題不僅影響了三星2nm芯片的生產(chǎn)效率，還增加了生產(chǎn)成本。由于大量芯片在生產(chǎn)過程中出現(xiàn)缺陷，無法達(dá)到合格標(biāo)準(zhǔn)，導(dǎo)致資源浪費(fèi)和成本上升。
為了提高良率，三星采取了一系列措施。三星董事長李在镕親自拜訪了ASML和蔡司等主要設(shè)備供應(yīng)商，尋求工藝和良率改進(jìn)的解決方案。然而，目前這些努力尚未取得顯著成果，良率提升仍面臨諸多困難。
英特爾：性能擔(dān)當(dāng)，不顧處境堅(jiān)持博弈
英特爾最近經(jīng)歷了諸多難事，其代工業(yè)務(wù)的技術(shù)停滯更是被人詬病已久，“牙膏廠”的名號在外甚是響亮。甚至近期有消息稱，臺積電已向英偉達(dá)、AMD和博通提出，考慮入股一家合資企業(yè)，來負(fù)責(zé)運(yùn)營英特爾的代工廠。
但英特爾這個(gè)老將并沒有束手就擒，英特爾前任CEO基辛格曾十分硬氣地表示，英特爾的18A工藝技術(shù)是業(yè)界最領(lǐng)先的，優(yōu)于臺積電的N2工藝技術(shù)，并且最快于2025年上半年就能實(shí)現(xiàn)量產(chǎn)。
英特爾官網(wǎng)的資料顯示，與Intel 3工藝節(jié)點(diǎn)相比，其18A工藝的每瓦性能提高15%，芯片密度提高30%。提升的主要原因在于英特爾18A工藝技術(shù)擁有兩大核心技術(shù)，分別是RibbonFET晶體管技術(shù)和PowerVia電源傳輸技術(shù)。
RibbonFET晶體管技術(shù)是英特爾對Gate All Around（GAA）晶體管技術(shù)進(jìn)行的一次創(chuàng)新，這也是自2011年英特爾率先推出FinFET技術(shù)以來，在晶體管架構(gòu)領(lǐng)域的又一次重大變革。據(jù)了解，RibbonFET晶體管實(shí)現(xiàn)了柵極對晶體管溝道的全面環(huán)繞。這種全環(huán)繞柵極的結(jié)構(gòu)帶來了諸多優(yōu)勢。
從空間利用效率來看，RibbonFET晶體管溝道采用垂直堆疊的方式，相較于傳統(tǒng)FinFET晶體管的水平堆疊，減少了晶體管在芯片上所占據(jù)的空間。這使得在相同面積的芯片上，可以集成更多數(shù)量的晶體管，進(jìn)一步提高了芯片的晶體管密度，為芯片性能的提升提供了硬件基礎(chǔ)。
在性能提升方面，柵極對溝道的全面環(huán)繞增強(qiáng)了對電流的控制能力。無論是在高電壓還是低電壓環(huán)境下，RibbonFET晶體管都能夠提供更強(qiáng)的驅(qū)動(dòng)電流，使得晶體管的開關(guān)速度得到提升。這意味著芯片在處理各種數(shù)據(jù)和指令時(shí)，能夠更加迅速地響應(yīng)，從而提高了整個(gè)芯片系統(tǒng)的運(yùn)行速度和效率。在運(yùn)行復(fù)雜的人工智能算法時(shí)，RibbonFET晶體管技術(shù)能夠使芯片更快地完成矩陣運(yùn)算等關(guān)鍵操作，縮短了模型訓(xùn)練和推理的時(shí)間。
而PowerVia電源傳輸技術(shù)是業(yè)界首個(gè)背面電能傳輸網(wǎng)絡(luò)，與三星的BSPDN（背面供電）技術(shù)異曲同工，通過將電源傳輸網(wǎng)絡(luò)轉(zhuǎn)移到芯片的背面，成功地解決了在傳統(tǒng)的芯片制造工藝中，隨著芯片晶體管密度的不斷增加，電源線和信號線在正面的布線變得越來越擁擠的難題。
據(jù)專家介紹，在PowerVia技術(shù)的實(shí)現(xiàn)過程中，首先按照傳統(tǒng)工藝制造晶體管和互連層，然后將晶圓進(jìn)行翻轉(zhuǎn)并打磨，露出連接電源線的底層。接著，在芯片的背面構(gòu)建用于供電的金屬層。這樣一來，電源線和信號線被分離開來，芯片正面可以專注于信號傳輸，而背面則負(fù)責(zé)電源傳輸。這種全新的供電方式帶來了多方面的優(yōu)勢。由于供電路徑更加直接，減少了電源在傳輸過程中的電阻和電感，從而降低了電壓。
英特爾的測試結(jié)果顯示，PowerVia技術(shù)能夠?qū)⑵脚_電壓下降優(yōu)化30%以上，而使用PowerVia設(shè)計(jì)的英特爾能效核實(shí)現(xiàn)了6%的頻率增益和超過90%的標(biāo)準(zhǔn)單元利用率，可以讓芯片在運(yùn)行時(shí)獲得更加穩(wěn)定和高效的電源供應(yīng)，有助于提高芯片的性能和穩(wěn)定性，減少了電源線和信號線之間的干擾，提高了信號傳輸?shù)馁|(zhì)量。
研究機(jī)構(gòu)TechInsights測算得出，英特爾18A工藝的性能值為2.53，臺積電N2工藝的性能值為2.27，三星SF2工藝的性能值為2.19，這讓業(yè)內(nèi)對英特爾18A工藝技術(shù)的期待值拉滿。英特爾如今已經(jīng)在低谷中掙扎，能不能破釜沉舟拿下這一局，至關(guān)重要。
Rapidus：潛力新人，承載多方期待
日本很早就退出了提高半導(dǎo)體集成度的微型化競爭，目前日本工廠最多只能生產(chǎn)40nm的通用半導(dǎo)體產(chǎn)品。但近兩年，隨著人工智能等領(lǐng)域的爆火，日本政府也開始嘗試進(jìn)入先進(jìn)工藝領(lǐng)域來分一杯羹。
2022年8月，日本政府集結(jié)了豐田、索尼、日本電氣、鎧俠、三菱日聯(lián)銀行等8家日本本土大企業(yè)，共同籌辦了Rapidus公司，目標(biāo)也十分宏偉，計(jì)劃在2027年量產(chǎn)2nm芯片，實(shí)現(xiàn)從40nm到2nm的飛躍。這可是臺積電、三星等行業(yè)巨頭憑借多年的技術(shù)積累和巨額的研發(fā)投入，用了超過10年的時(shí)間才實(shí)現(xiàn)的技術(shù)突破。因此，這一目標(biāo)也被日本視為未來重新成為“芯片強(qiáng)國”的關(guān)鍵。
對于Rapidus來說，日本政府已經(jīng)給予了非常多的支持，計(jì)劃在2025年下半年，向Rapidus公司出資1000億日元用作追加購買2027年開始量產(chǎn)所需的EUV光刻機(jī)等的資金。并且在2025年2月7日，日本政府通過內(nèi)閣會議決定修訂《信息處理促進(jìn)法》和《特別會計(jì)法》，以支持Rapidus等半導(dǎo)體企業(yè)加快下一代半導(dǎo)體的量產(chǎn)。但要從建廠開始，想在短短幾年內(nèi)完成2nm的量產(chǎn)，難度可想而知。
技術(shù)開發(fā)方面，Rapidus選擇與早在2021年就成功推出了全球首款采用2nm工藝芯片的IBM合作，目前已經(jīng)在GAA技術(shù)的應(yīng)用上取得了突破。通過引入兩種不同的選擇性減少層（SLR）工藝，保證了芯片在低電壓環(huán)境下的高性能。這一工藝改進(jìn)不僅簡化了生產(chǎn)流程，還提升了良率，為大規(guī)模生產(chǎn)打下了基礎(chǔ)。
除了IBM，Rapidus還與比利時(shí)微電子研究中心（IMEC）達(dá)成了技術(shù)合作，進(jìn)一步拓寬了技術(shù)研發(fā)的視野和資源渠道。通過派遣員工參與IMEC的研究項(xiàng)目，讓Rapidus能夠及時(shí)了解和掌握半導(dǎo)體領(lǐng)域的最新研究成果和技術(shù)趨勢，為自身的2nm技術(shù)研發(fā)提供更多的思路和方法。
此外，在2024年12月，Rapidus從ASML獲得第一臺EUV機(jī)器。Rapidus社長小池淳義近日在演講會上宣布，公司首座晶圓廠IIM-1的建設(shè)進(jìn)展順利，已經(jīng)安裝了超過200臺設(shè)備，Rapidus計(jì)劃在2025年4月1日啟動(dòng)2nm GAA制程試產(chǎn)。有報(bào)道稱，Rapidus將與博通合作，計(jì)劃在2025年6月向博通提供試產(chǎn)芯片。除了博通，Preferred Networks也委托Rapidus代工2nm芯片，用于生成式AI處理。
可以看出，當(dāng)下Rapidus的勢頭很猛，潛力很大，但I(xiàn)BM的2nm芯片技術(shù)目前還只是實(shí)驗(yàn)室產(chǎn)物，轉(zhuǎn)化為批量生產(chǎn)的芯片工藝仍存在諸多技術(shù)難題，而且Rapidus作為“新人”，底蘊(yùn)不足，能否試生產(chǎn)成功，馬上4月就能見分曉了。
產(chǎn)業(yè)觀察：為何業(yè)界要擁抱2nm？?
在半導(dǎo)體行業(yè)的發(fā)展歷程中，工藝的進(jìn)步始終是推動(dòng)行業(yè)前進(jìn)的核心動(dòng)力。近年來，人工智能、物聯(lián)網(wǎng)、大數(shù)據(jù)等領(lǐng)域的蓬勃發(fā)展，對芯片的要求愈發(fā)嚴(yán)苛，行業(yè)越來越期盼更高性能、更快運(yùn)算速度、更低能耗的芯片，但芯片存在物理極限，只有不斷精進(jìn)工藝才能打破桎梏。
2nm工藝相比現(xiàn)有的3nm工藝，在晶體管密度、性能和功耗方面都有著顯著的優(yōu)勢，2nm工藝可以使芯片的晶體管密度提高約45%，性能提升約15%，意味著芯片可以在更小的面積內(nèi)實(shí)現(xiàn)更多的功能，進(jìn)而提升芯片的運(yùn)算能力。在智能手機(jī)中，更高的晶體管密度可以讓芯片更快地處理各種數(shù)據(jù)，無論是運(yùn)行多個(gè)應(yīng)用程序，還是進(jìn)行復(fù)雜的圖形處理，都能更加流暢。在人工智能領(lǐng)域，大量的晶體管可以支持更復(fù)雜的神經(jīng)網(wǎng)絡(luò)運(yùn)算，加速模型的訓(xùn)練和推理過程，這對于推動(dòng)人工智能、高性能計(jì)算、物聯(lián)網(wǎng)等領(lǐng)域的發(fā)展具有重要意義。
在功耗方面，2nm芯片同樣表現(xiàn)突出，比3nm工藝的功耗降低約30%。高功耗不僅會導(dǎo)致設(shè)備的續(xù)航能力下降，還會產(chǎn)生大量的熱量，影響設(shè)備的穩(wěn)定性和使用壽命。2nm芯片的低功耗特性，可以延長智能手機(jī)的電池續(xù)航時(shí)間。對于數(shù)據(jù)中心這樣的大規(guī)模計(jì)算場景，大量服務(wù)器產(chǎn)生的能耗是一個(gè)巨大的成本，采用2nm芯片的服務(wù)器，可以在降低能耗的同時(shí)，提高計(jì)算效率，節(jié)省能源成本。
更小的工藝使得芯片的體積可以進(jìn)一步縮小，這對于那些對空間要求極高的設(shè)備，如可穿戴設(shè)備、物聯(lián)網(wǎng)傳感器等來說至關(guān)重要。更小的芯片面積不僅可以讓設(shè)備的設(shè)計(jì)更加緊湊，實(shí)現(xiàn)更加小型化、輕量化的設(shè)計(jì)，還可以降低生產(chǎn)成本。在生產(chǎn)過程中，同樣大小的晶圓可以切割出更多的芯片，從而提高生產(chǎn)效率，降低單個(gè)芯片的成本。
正是由于2nm芯片具備如此卓越的性能優(yōu)勢，全球各大芯片制造商都紛紛投身于這場激烈的技術(shù)競賽中。盡管各大企業(yè)2nm量產(chǎn)目前面臨著諸多挑戰(zhàn)，但勢必都會在今年交出答卷，推動(dòng)半導(dǎo)體行業(yè)進(jìn)入一個(gè)新的發(fā)展階段，也讓整個(gè)產(chǎn)業(yè)進(jìn)入革新期。
作者丨許子皓編輯丨張心怡美編丨馬利亞監(jiān)制丨連曉東
