1205
當(dāng)前，大型SoC的設(shè)計(jì)復(fù)雜度和制造難度已經(jīng)超乎想象。以英偉達(dá)公司首款Blackwell芯片B200為例，其擁有2080億個(gè)晶體管，相較于上一代H100芯片的800億個(gè)晶體管，晶體管數(shù)量提升了近3倍，算力提升了6倍。為了構(gòu)建這個(gè)“性能怪獸”，英偉達(dá)公司首次使用了Chiplet（小芯片）設(shè)計(jì)方案。目前，Chiplet已經(jīng)成為“后摩爾定律時(shí)代”提升芯片性能最主要的解決方案之一。
Chiplet是一種利用先進(jìn)封裝方法將不同工藝/功能的芯片進(jìn)行異構(gòu)集成的技術(shù)，讓SoC的功能能夠以不同的工藝節(jié)點(diǎn)去實(shí)現(xiàn)。不過(guò)，最初Chiplet產(chǎn)業(yè)發(fā)展比較混亂，各家大廠主導(dǎo)的功能Die（裸片）無(wú)法互連互通，UCIe（Universal chiplet interconnect express）標(biāo)準(zhǔn)應(yīng)運(yùn)而生，并迅速得到行業(yè)認(rèn)可。隨著SoC復(fù)雜度攀升，產(chǎn)業(yè)界對(duì)UCIe的性能要求也越來(lái)越高。
為了更好地賦能Multi-Die系統(tǒng)（多芯片系統(tǒng)）設(shè)計(jì)，新思科技于近日正式發(fā)布全球領(lǐng)先的40G UCIe IP，系業(yè)界首個(gè)完整的UCIe IP全面解決方案，每引腳運(yùn)行速度高達(dá)40 Gbps，能夠更好地賦能Chiplet設(shè)計(jì)。
UCIe為Chiplet發(fā)展掃清障礙
在摩爾定律的技術(shù)路線里，芯片越大、工藝越先進(jìn)，那么芯片的良率挑戰(zhàn)就會(huì)越大，設(shè)計(jì)人員需要耗費(fèi)巨大的精力去優(yōu)化PPA（性能、功耗、面積）。Chiplet和先進(jìn)封裝技術(shù)的配合允許設(shè)計(jì)人員可以像搭積木一樣去設(shè)計(jì)芯片，并且芯片封裝內(nèi)所有的功能單元不是都需要使用最先進(jìn)的工藝。因此，Chiplet在成本、良率、設(shè)計(jì)靈活性等方面優(yōu)勢(shì)明顯。
不過(guò)，在產(chǎn)業(yè)發(fā)展的初期，設(shè)計(jì)人員雖然基于Chiplet定義了異構(gòu)集成的芯片架構(gòu)，然而由于標(biāo)準(zhǔn)不統(tǒng)一，當(dāng)時(shí)的Chiplet設(shè)計(jì)需要“定制互連”，也就是每一款芯片都需要重新開發(fā)定義Die-to-Die（芯粒與芯粒間）互連，使得Chiplet設(shè)計(jì)效率低且難以形成技術(shù)積累。這便是UCIe規(guī)范誕生的背景。
UCIe的中文釋義是通用芯粒高速互連標(biāo)準(zhǔn)，旨在以開放的高級(jí)接口總線為基礎(chǔ)，推行開放的Die-to-Die互連標(biāo)準(zhǔn)。UCIe命名的靈感汲取自PCI-Express標(biāo)準(zhǔn)，希望成為像PCI-Express標(biāo)準(zhǔn)一樣，甚至是超越PCI-Express標(biāo)準(zhǔn)取得的成績(jī)。
從誕生之初就注定，UCIe不會(huì)是一個(gè)名不見經(jīng)傳的冷門協(xié)議。2022年3月2日，英特爾、AMD、Arm、臺(tái)積電、三星、日月光、高通、微軟、谷歌云、Meta十家公司聯(lián)合宣布推出UCIe，并成立了UCIe聯(lián)盟。
UCIe 1.0規(guī)范的發(fā)布表明，UCIe聯(lián)盟的目標(biāo)性是非常明確的，要打造一個(gè)高帶寬、低延遲、高能效和高成本效益的封裝內(nèi)互連標(biāo)準(zhǔn)，讓功能Die在芯片封裝內(nèi)實(shí)現(xiàn)即插即用。為此，UCIe 1.0標(biāo)準(zhǔn)定義了支持的封裝類型——帶有標(biāo)準(zhǔn)凸點(diǎn)的標(biāo)準(zhǔn)封裝和帶有微凸點(diǎn)的各種高級(jí)封裝；定義了物理層和協(xié)議層規(guī)范，其中Chiplet物理層規(guī)范提供了電子信號(hào)、時(shí)鐘、鏈路訓(xùn)練和邊帶信號(hào)，讓UCIe支持多種芯片架構(gòu)，協(xié)議層支持PCIe 6.0及CXL 2.0/3.0的生態(tài)；定義了軟件堆棧模型，包括軟件調(diào)試和合規(guī)機(jī)制，以確保互操作性。此外，還有多模塊初始化、多模塊鏈接、芯片與芯片互連等規(guī)范。
UCIe 1.0規(guī)范讓產(chǎn)業(yè)界明確看到，Chiplet能夠以一種統(tǒng)一的規(guī)范，更好地協(xié)同發(fā)展。2023年8月，UCIe聯(lián)盟宣布推出UCIe 1.1規(guī)范，完全向后兼容UCIe 1.0規(guī)范。UCIe 1.1規(guī)范帶來(lái)四大“增強(qiáng)”功能：其一是支持具有完整UCIe堆棧的流協(xié)議，包括具有端到端鏈路層功能的同步多協(xié)議支持；其二是針對(duì)汽車應(yīng)用的增強(qiáng)功能，包括運(yùn)行狀況監(jiān)控和高可靠性應(yīng)用程序的修復(fù)；其三是通過(guò)新的凸點(diǎn)圖優(yōu)化高級(jí)封裝的成本；其四是增強(qiáng)合規(guī)性測(cè)試。
UCIe 1.1規(guī)范將可靠性機(jī)制擴(kuò)展到更多協(xié)議，讓基于Chiplet的復(fù)雜SoC更加穩(wěn)定可靠。2024年8月6日，UCIe聯(lián)盟又宣布推出UCIe 2.0規(guī)范，完全向后兼容UCIe 1.0規(guī)范和UCIe 1.1規(guī)范。UCIe 2.0規(guī)范引入了對(duì)可管理性標(biāo)準(zhǔn)化系統(tǒng)架構(gòu)的支持，并全面解決了系統(tǒng)級(jí)封裝(SiP)生命周期中跨多個(gè)芯粒的可測(cè)試性、可管理性和調(diào)試(DFx)的設(shè)計(jì)難題。因此，UCIe 2.0規(guī)范實(shí)現(xiàn)了與供應(yīng)商無(wú)關(guān)的芯片互操作性，為SiP管理和DFx操作提供了靈活統(tǒng)一的方法。同時(shí)，UCIe 2.0規(guī)范還支持3D封裝，UCIe-3D優(yōu)化了混合鍵合（hybrid bonding），適用于10-25微米至1微米或更小的凸起間距，可提供更高的帶寬密度和更高的能效。UCIe聯(lián)盟主席、英特爾公司Debendra Das Sharma表示，UCIe 2.0規(guī)范旨在讓包含來(lái)自不同供應(yīng)商的Chiplet的SiP開發(fā)、測(cè)試和管理變得更加容易。
從UCIe 1.0規(guī)范到UCIe 1.1規(guī)范、UCIe 2.0規(guī)范，UCIe聯(lián)盟通過(guò)有序的標(biāo)準(zhǔn)更新，逐步完善了Die-to-Die互連標(biāo)準(zhǔn)，增強(qiáng)了Chiplet和先進(jìn)封裝融合的可靠性、可測(cè)性，并強(qiáng)化了Die-to-Die互連的靈活性。有了這些規(guī)范，芯片設(shè)計(jì)行業(yè)真正實(shí)現(xiàn)了能夠以Chiplet的方式購(gòu)買商業(yè)知識(shí)產(chǎn)權(quán)（IP）。
通過(guò)UCIe規(guī)范更新的內(nèi)容和節(jié)奏也能夠看出，UCIe規(guī)范并不是閉門造車，而是從產(chǎn)業(yè)中來(lái)，再回到產(chǎn)業(yè)中去，這是一個(gè)與時(shí)俱進(jìn)、和產(chǎn)業(yè)環(huán)環(huán)相扣的Die-to-Die互連標(biāo)準(zhǔn)。根據(jù)UCIe聯(lián)盟官方透露的信息，后續(xù)UCIe規(guī)范的更新將主要關(guān)注更廣泛協(xié)議的融合，匹配最新的先進(jìn)封裝技術(shù)，以及進(jìn)一步優(yōu)化芯片管理架構(gòu)等。
UCIe規(guī)范持續(xù)更新為Chiplet技術(shù)發(fā)展掃清了障礙，也進(jìn)一步激發(fā)了Chiplet的技術(shù)潛力。根據(jù)市場(chǎng)調(diào)查機(jī)構(gòu)Market.us的統(tǒng)計(jì)數(shù)據(jù)，2023年全球Chiplet市場(chǎng)規(guī)模約31億美元，預(yù)計(jì)到2024年將達(dá)到44億美元，同比增長(zhǎng)41.9%；預(yù)計(jì)到2033年，全球Chiplet市場(chǎng)規(guī)模將達(dá)到1070億美元，2024年到2033年期間的年復(fù)合增長(zhǎng)率將達(dá)到42.5%。
目前，從芯片類型來(lái)看，CPU Chiplets占據(jù)市場(chǎng)主導(dǎo)地位，2023年的市場(chǎng)份額高達(dá)41%，隨著技術(shù)和規(guī)范愈發(fā)成熟，相信會(huì)有越來(lái)越多的芯片選擇使用Chiplet的設(shè)計(jì)方式。從終端市場(chǎng)來(lái)看，2023年消費(fèi)市場(chǎng)占據(jù)全球Chiplet應(yīng)用市場(chǎng)的26%，汽車、電信、數(shù)據(jù)中心和人工智能（AI）等多個(gè)行業(yè)對(duì)Chiplet的需求也正在呈現(xiàn)爆發(fā)式增長(zhǎng)的態(tài)勢(shì)。
Chiplet產(chǎn)業(yè)和應(yīng)用逐漸成熟也給支持UCIe規(guī)范的IP提供了發(fā)展的沃土，新思科技多年來(lái)一直站在UCIe發(fā)展的最前沿，從與英特爾合作進(jìn)行世界上第一個(gè)成功的UCIe互操作性芯片測(cè)試演示至今，新思科技一直都在引領(lǐng)UCIe IP的發(fā)展。如今，新思科技40G UCIe IP的發(fā)布，將UCIe產(chǎn)業(yè)發(fā)展帶到一個(gè)新高度。
性能領(lǐng)先于最新UCIe規(guī)范的UCIe IP
新思科技40G UCIe IP是業(yè)界首個(gè)完整的40G UCIe IP全面解決方案，包括控制器、物理層和驗(yàn)證IP，滿足設(shè)計(jì)人員對(duì)更大帶寬、更高能效的需求。
新思科技40G UCIe IP提供行業(yè)領(lǐng)先的性能。該IP解決方案符合最新的UCIe 2.0規(guī)范，同時(shí)提供比UCIe規(guī)范高25%的帶寬，每引腳運(yùn)行速度高達(dá)40 Gbps，可實(shí)現(xiàn)異構(gòu)和同構(gòu)芯片之間的12.9Tbps/mm帶寬密度，這種高帶寬特性對(duì)于打造高性能的Multi-Die系統(tǒng)至關(guān)重要。
整個(gè)解決方案包括UCIe控制器IP、UCIe PHY IP和UCIe驗(yàn)證IP（VIP）。其中，UCIe控制器IP是基于UCIe Multi-Die系統(tǒng)設(shè)計(jì)的低延遲控制器，包括支持多種協(xié)議（如PCIe、CXL）的Die-to-Die適配器和協(xié)議層，支持單Die和Multi-Die的UCIe配置，支持包括AXI、CHI C2C、CXS、PCIe、CXL和流媒體協(xié)議的片上互連結(jié)構(gòu)，并允許使用可選的CRC和重試功能進(jìn)行錯(cuò)誤檢測(cè)和糾正。
新思科技UCIe PHY IP符合最新的UCIe 2.0規(guī)范，其所具有的超高數(shù)據(jù)速率和帶寬密度，能夠在應(yīng)用于超大規(guī)模數(shù)據(jù)中心、人工智能、網(wǎng)聯(lián)傳輸?shù)阮I(lǐng)域的Multi-Die系統(tǒng)中實(shí)現(xiàn)高帶寬、低功耗和低延遲的Die-to-Die連接。該IP可以支持多種類型封裝技術(shù)，包括基于有機(jī)基材和層壓板的含硅中介層、硅橋和RDL扇出的先進(jìn)封裝。值得注意的是，新思科技UCIe PHY IP基于100 MHz單參考時(shí)鐘架構(gòu)，不僅簡(jiǎn)化了時(shí)鐘架構(gòu)還優(yōu)化了功耗。
新思科技UCIe驗(yàn)證IP同樣基于最新的UCIe規(guī)范設(shè)計(jì)實(shí)現(xiàn)，可用于IP和系統(tǒng)級(jí)的驗(yàn)證工作以加速系統(tǒng)驗(yàn)證收斂。新思科技驗(yàn)證IP可用于驗(yàn)證各種類型基于UCIe的芯片結(jié)構(gòu)和芯片上所有的信號(hào)接口，包括FLIT感知晶粒間接口(FDI)、原始數(shù)據(jù)芯片到芯片接口(RDI)等，最終實(shí)現(xiàn)以高質(zhì)量的交付質(zhì)量縮短芯片的上市周期。
此外，新思科技40G UCIe IP解決方案還能夠提供很多差異化的競(jìng)爭(zhēng)優(yōu)勢(shì)。比如，新思科技40G UCIe IP能夠通過(guò)芯片健康監(jiān)測(cè)增強(qiáng)Multi-Die系統(tǒng)封裝的可靠性，該解決方案里集成了信號(hào)完整性監(jiān)控器以及全面的測(cè)試和芯片生命周期管理(SLM)功能，這些監(jiān)控器和IP能夠幫助設(shè)計(jì)人員實(shí)現(xiàn)從設(shè)計(jì)到現(xiàn)場(chǎng)的Multi-Die系統(tǒng)封裝診斷和分析，顯著提升Multi-Die系統(tǒng)的可靠性。另外，新思科技也提供額外的信號(hào)完整性和電源完整性服務(wù)。
再比如，新思科技40G UCIe IP能夠和新思科技現(xiàn)有的豐富IP解決方案進(jìn)行聯(lián)動(dòng)，進(jìn)一步提升設(shè)計(jì)人員的開發(fā)效率和質(zhì)量。新思科技能夠提供適用于Multi-Die系統(tǒng)設(shè)計(jì)的廣泛IP解決方案，除了UCIe IP和高速SerDes，還有HBM3 IP、3DIO IP和3DIC編譯器。
新思科技40G UCIe IP還能夠和3DIC編譯器集成，打造出一個(gè)統(tǒng)一的從探索到簽收的平臺(tái)，以簡(jiǎn)化實(shí)施和IP集成的任務(wù)量，實(shí)現(xiàn)行業(yè)領(lǐng)先的3D IC設(shè)計(jì)。同時(shí)，新思科技還為這個(gè)平臺(tái)提供預(yù)驗(yàn)證設(shè)計(jì)參考流程，包括所有必要的設(shè)計(jì)輔助工具，如自動(dòng)布線流程、內(nèi)插研究和信號(hào)完整性分析。
第三個(gè)差異化特征優(yōu)勢(shì)是生態(tài)多樣性優(yōu)勢(shì)。新思科技40G UCIe IP不僅提供豐富的IP組合，支持廣泛使用的協(xié)議，還提供成功的生態(tài)系統(tǒng)互操作性，包括支持AXI、CHI芯片到芯片、streaming、PCI Express和CXL等各種片上互連結(jié)構(gòu)，滿足行業(yè)最新的設(shè)計(jì)需求；支持標(biāo)準(zhǔn)和先進(jìn)的封裝技術(shù)，新思科技的IP方案能夠?qū)崿F(xiàn)更好的互連帶寬，以幫助設(shè)計(jì)人員選擇更具性價(jià)比的封裝方案；新思科技也提供滿足ADAS芯片需求的車規(guī)級(jí)UCIe IP，設(shè)計(jì)人員可以利用集成的SIM傳感器和各種監(jiān)測(cè)功能應(yīng)對(duì)嚴(yán)苛的車規(guī)級(jí)芯片設(shè)計(jì)挑戰(zhàn)。
憑借出色的產(chǎn)品性能和差異化特征優(yōu)勢(shì)，新思科技40G UCIe IP可用于滿足數(shù)據(jù)中心、人工智能、高端消費(fèi)電子和智能汽車等領(lǐng)域的Multi-Die系統(tǒng)設(shè)計(jì)需求，幫助這些領(lǐng)域的設(shè)計(jì)人員打造出高性能、高可靠性的SoC。這些解決方案將于2024年底推出，適用于多種晶圓代工廠及其工藝。
結(jié)語(yǔ)
在后摩爾定律時(shí)代，先進(jìn)的工藝制程依然起到非常重要的作用。不過(guò)，基于傳統(tǒng)的設(shè)計(jì)方式，設(shè)計(jì)人員使用先進(jìn)制程打造芯片的風(fēng)險(xiǎn)越來(lái)越高，Chiplet與先進(jìn)封裝的組合，成為更有優(yōu)勢(shì)的設(shè)計(jì)方案。
隨著UCIe規(guī)范逐漸完善，Chiplet技術(shù)普及的障礙已經(jīng)被掃清，讓Chiplet擁有巨大的發(fā)展空間。新思科技40G UCIe IP不僅符合最新的UCIe規(guī)范，還能夠提供超越規(guī)范的性能指標(biāo)。同時(shí)，借助新思科技豐富的IP方案和強(qiáng)大的生態(tài)優(yōu)勢(shì)，可以幫助設(shè)計(jì)人員打造更具競(jìng)爭(zhēng)力的Multi-Die系統(tǒng)，在產(chǎn)業(yè)智能化升級(jí)中搶得先機(jī)。
