芯耀
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當前，大型SoC的設計復雜度和制造難度已經超乎想象。以英偉達公司首款Blackwell芯片B200為例，其擁有2080億個晶體管，相較于上一代H100芯片的800億個晶體管，晶體管數量提升了近3倍，算力提升了6倍。為了構建這個“性能怪獸”，英偉達公司首次使用了Chiplet（小芯片）設計方案。目前，Chiplet已經成為“后摩爾定律時代”提升芯片性能最主要的解決方案之一。
Chiplet是一種利用先進封裝方法將不同工藝/功能的芯片進行異構集成的技術，讓SoC的功能能夠以不同的工藝節(jié)點去實現。不過，最初Chiplet產業(yè)發(fā)展比較混亂，各家大廠主導的功能Die（裸片）無法互連互通，UCIe（Universal chiplet interconnect express）標準應運而生，并迅速得到行業(yè)認可。隨著SoC復雜度攀升，產業(yè)界對UCIe的性能要求也越來越高。
為了更好地賦能Multi-Die系統（多芯片系統）設計，新思科技于近日正式發(fā)布全球領先的40G UCIe IP，系業(yè)界首個完整的UCIe IP全面解決方案，每引腳運行速度高達40 Gbps，能夠更好地賦能Chiplet設計。
UCIe為Chiplet發(fā)展掃清障礙
在摩爾定律的技術路線里，芯片越大、工藝越先進，那么芯片的良率挑戰(zhàn)就會越大，設計人員需要耗費巨大的精力去優(yōu)化PPA（性能、功耗、面積）。Chiplet和先進封裝技術的配合允許設計人員可以像搭積木一樣去設計芯片，并且芯片封裝內所有的功能單元不是都需要使用最先進的工藝。因此，Chiplet在成本、良率、設計靈活性等方面優(yōu)勢明顯。
不過，在產業(yè)發(fā)展的初期，設計人員雖然基于Chiplet定義了異構集成的芯片架構，然而由于標準不統一，當時的Chiplet設計需要“定制互連”，也就是每一款芯片都需要重新開發(fā)定義Die-to-Die（芯粒與芯粒間）互連，使得Chiplet設計效率低且難以形成技術積累。這便是UCIe規(guī)范誕生的背景。
UCIe的中文釋義是通用芯粒高速互連標準，旨在以開放的高級接口總線為基礎，推行開放的Die-to-Die互連標準。UCIe命名的靈感汲取自PCI-Express標準，希望成為像PCI-Express標準一樣，甚至是超越PCI-Express標準取得的成績。
從誕生之初就注定，UCIe不會是一個名不見經傳的冷門協議。2022年3月2日，英特爾、AMD、Arm、臺積電、三星、日月光、高通、微軟、谷歌云、Meta十家公司聯合宣布推出UCIe，并成立了UCIe聯盟。
UCIe 1.0規(guī)范的發(fā)布表明，UCIe聯盟的目標性是非常明確的，要打造一個高帶寬、低延遲、高能效和高成本效益的封裝內互連標準，讓功能Die在芯片封裝內實現即插即用。為此，UCIe 1.0標準定義了支持的封裝類型——帶有標準凸點的標準封裝和帶有微凸點的各種高級封裝；定義了物理層和協議層規(guī)范，其中Chiplet物理層規(guī)范提供了電子信號、時鐘、鏈路訓練和邊帶信號，讓UCIe支持多種芯片架構，協議層支持PCIe 6.0及CXL 2.0/3.0的生態(tài)；定義了軟件堆棧模型，包括軟件調試和合規(guī)機制，以確?；ゲ僮餍浴４送?，還有多模塊初始化、多模塊鏈接、芯片與芯片互連等規(guī)范。
UCIe 1.0規(guī)范讓產業(yè)界明確看到，Chiplet能夠以一種統一的規(guī)范，更好地協同發(fā)展。2023年8月，UCIe聯盟宣布推出UCIe 1.1規(guī)范，完全向后兼容UCIe 1.0規(guī)范。UCIe 1.1規(guī)范帶來四大“增強”功能：其一是支持具有完整UCIe堆棧的流協議，包括具有端到端鏈路層功能的同步多協議支持；其二是針對汽車應用的增強功能，包括運行狀況監(jiān)控和高可靠性應用程序的修復；其三是通過新的凸點圖優(yōu)化高級封裝的成本；其四是增強合規(guī)性測試。
UCIe 1.1規(guī)范將可靠性機制擴展到更多協議，讓基于Chiplet的復雜SoC更加穩(wěn)定可靠。2024年8月6日，UCIe聯盟又宣布推出UCIe 2.0規(guī)范，完全向后兼容UCIe 1.0規(guī)范和UCIe 1.1規(guī)范。UCIe 2.0規(guī)范引入了對可管理性標準化系統架構的支持，并全面解決了系統級封裝(SiP)生命周期中跨多個芯粒的可測試性、可管理性和調試(DFx)的設計難題。因此，UCIe 2.0規(guī)范實現了與供應商無關的芯片互操作性，為SiP管理和DFx操作提供了靈活統一的方法。同時，UCIe 2.0規(guī)范還支持3D封裝，UCIe-3D優(yōu)化了混合鍵合（hybrid bonding），適用于10-25微米至1微米或更小的凸起間距，可提供更高的帶寬密度和更高的能效。UCIe聯盟主席、英特爾公司Debendra Das Sharma表示，UCIe 2.0規(guī)范旨在讓包含來自不同供應商的Chiplet的SiP開發(fā)、測試和管理變得更加容易。
從UCIe 1.0規(guī)范到UCIe 1.1規(guī)范、UCIe 2.0規(guī)范，UCIe聯盟通過有序的標準更新，逐步完善了Die-to-Die互連標準，增強了Chiplet和先進封裝融合的可靠性、可測性，并強化了Die-to-Die互連的靈活性。有了這些規(guī)范，芯片設計行業(yè)真正實現了能夠以Chiplet的方式購買商業(yè)知識產權（IP）。
通過UCIe規(guī)范更新的內容和節(jié)奏也能夠看出，UCIe規(guī)范并不是閉門造車，而是從產業(yè)中來，再回到產業(yè)中去，這是一個與時俱進、和產業(yè)環(huán)環(huán)相扣的Die-to-Die互連標準。根據UCIe聯盟官方透露的信息，后續(xù)UCIe規(guī)范的更新將主要關注更廣泛協議的融合，匹配最新的先進封裝技術，以及進一步優(yōu)化芯片管理架構等。
UCIe規(guī)范持續(xù)更新為Chiplet技術發(fā)展掃清了障礙，也進一步激發(fā)了Chiplet的技術潛力。根據市場調查機構Market.us的統計數據，2023年全球Chiplet市場規(guī)模約31億美元，預計到2024年將達到44億美元，同比增長41.9%；預計到2033年，全球Chiplet市場規(guī)模將達到1070億美元，2024年到2033年期間的年復合增長率將達到42.5%。
目前，從芯片類型來看，CPU Chiplets占據市場主導地位，2023年的市場份額高達41%，隨著技術和規(guī)范愈發(fā)成熟，相信會有越來越多的芯片選擇使用Chiplet的設計方式。從終端市場來看，2023年消費市場占據全球Chiplet應用市場的26%，汽車、電信、數據中心和人工智能（AI）等多個行業(yè)對Chiplet的需求也正在呈現爆發(fā)式增長的態(tài)勢。
Chiplet產業(yè)和應用逐漸成熟也給支持UCIe規(guī)范的IP提供了發(fā)展的沃土，新思科技多年來一直站在UCIe發(fā)展的最前沿，從與英特爾合作進行世界上第一個成功的UCIe互操作性芯片測試演示至今，新思科技一直都在引領UCIe IP的發(fā)展。如今，新思科技40G UCIe IP的發(fā)布，將UCIe產業(yè)發(fā)展帶到一個新高度。
性能領先于最新UCIe規(guī)范的UCIe IP
新思科技40G UCIe IP是業(yè)界首個完整的40G UCIe IP全面解決方案，包括控制器、物理層和驗證IP，滿足設計人員對更大帶寬、更高能效的需求。
新思科技40G UCIe IP提供行業(yè)領先的性能。該IP解決方案符合最新的UCIe 2.0規(guī)范，同時提供比UCIe規(guī)范高25%的帶寬，每引腳運行速度高達40 Gbps，可實現異構和同構芯片之間的12.9Tbps/mm帶寬密度，這種高帶寬特性對于打造高性能的Multi-Die系統至關重要。
整個解決方案包括UCIe控制器IP、UCIe PHY IP和UCIe驗證IP（VIP）。其中，UCIe控制器IP是基于UCIe Multi-Die系統設計的低延遲控制器，包括支持多種協議（如PCIe、CXL）的Die-to-Die適配器和協議層，支持單Die和Multi-Die的UCIe配置，支持包括AXI、CHI C2C、CXS、PCIe、CXL和流媒體協議的片上互連結構，并允許使用可選的CRC和重試功能進行錯誤檢測和糾正。
新思科技UCIe PHY IP符合最新的UCIe 2.0規(guī)范，其所具有的超高數據速率和帶寬密度，能夠在應用于超大規(guī)模數據中心、人工智能、網聯傳輸等領域的Multi-Die系統中實現高帶寬、低功耗和低延遲的Die-to-Die連接。該IP可以支持多種類型封裝技術，包括基于有機基材和層壓板的含硅中介層、硅橋和RDL扇出的先進封裝。值得注意的是，新思科技UCIe PHY IP基于100 MHz單參考時鐘架構，不僅簡化了時鐘架構還優(yōu)化了功耗。
新思科技UCIe驗證IP同樣基于最新的UCIe規(guī)范設計實現，可用于IP和系統級的驗證工作以加速系統驗證收斂。新思科技驗證IP可用于驗證各種類型基于UCIe的芯片結構和芯片上所有的信號接口，包括FLIT感知晶粒間接口(FDI)、原始數據芯片到芯片接口(RDI)等，最終實現以高質量的交付質量縮短芯片的上市周期。
此外，新思科技40G UCIe IP解決方案還能夠提供很多差異化的競爭優(yōu)勢。比如，新思科技40G UCIe IP能夠通過芯片健康監(jiān)測增強Multi-Die系統封裝的可靠性，該解決方案里集成了信號完整性監(jiān)控器以及全面的測試和芯片生命周期管理(SLM)功能，這些監(jiān)控器和IP能夠幫助設計人員實現從設計到現場的Multi-Die系統封裝診斷和分析，顯著提升Multi-Die系統的可靠性。另外，新思科技也提供額外的信號完整性和電源完整性服務。
再比如，新思科技40G UCIe IP能夠和新思科技現有的豐富IP解決方案進行聯動，進一步提升設計人員的開發(fā)效率和質量。新思科技能夠提供適用于Multi-Die系統設計的廣泛IP解決方案，除了UCIe IP和高速SerDes，還有HBM3 IP、3DIO IP和3DIC編譯器。
新思科技40G UCIe IP還能夠和3DIC編譯器集成，打造出一個統一的從探索到簽收的平臺，以簡化實施和IP集成的任務量，實現行業(yè)領先的3D IC設計。同時，新思科技還為這個平臺提供預驗證設計參考流程，包括所有必要的設計輔助工具，如自動布線流程、內插研究和信號完整性分析。
第三個差異化特征優(yōu)勢是生態(tài)多樣性優(yōu)勢。新思科技40G UCIe IP不僅提供豐富的IP組合，支持廣泛使用的協議，還提供成功的生態(tài)系統互操作性，包括支持AXI、CHI芯片到芯片、streaming、PCI Express和CXL等各種片上互連結構，滿足行業(yè)最新的設計需求；支持標準和先進的封裝技術，新思科技的IP方案能夠實現更好的互連帶寬，以幫助設計人員選擇更具性價比的封裝方案；新思科技也提供滿足ADAS芯片需求的車規(guī)級UCIe IP，設計人員可以利用集成的SIM傳感器和各種監(jiān)測功能應對嚴苛的車規(guī)級芯片設計挑戰(zhàn)。
憑借出色的產品性能和差異化特征優(yōu)勢，新思科技40G UCIe IP可用于滿足數據中心、人工智能、高端消費電子和智能汽車等領域的Multi-Die系統設計需求，幫助這些領域的設計人員打造出高性能、高可靠性的SoC。這些解決方案將于2024年底推出，適用于多種晶圓代工廠及其工藝。
結語
在后摩爾定律時代，先進的工藝制程依然起到非常重要的作用。不過，基于傳統的設計方式，設計人員使用先進制程打造芯片的風險越來越高，Chiplet與先進封裝的組合，成為更有優(yōu)勢的設計方案。
隨著UCIe規(guī)范逐漸完善，Chiplet技術普及的障礙已經被掃清，讓Chiplet擁有巨大的發(fā)展空間。新思科技40G UCIe IP不僅符合最新的UCIe規(guī)范，還能夠提供超越規(guī)范的性能指標。同時，借助新思科技豐富的IP方案和強大的生態(tài)優(yōu)勢，可以幫助設計人員打造更具競爭力的Multi-Die系統，在產業(yè)智能化升級中搶得先機。
