信號匹配的等長與等時

在產(chǎn)品的設(shè)計過程中，等長匹配是需要關(guān)注的一項(xiàng)工作。串行信號常見的規(guī)則為+/-5mil，有的資料會給出＜1ps的匹配要求。并行信號的規(guī)則就比較復(fù)雜一點(diǎn)。下面以常見的DDR為例，來進(jìn)行相關(guān)的說明。

在芯片設(shè)計規(guī)范中，會給出很多相關(guān)信息，作為系統(tǒng)端設(shè)計的相關(guān)規(guī)范，關(guān)于等長匹配部分，我們需要關(guān)注的信息：

信號最大線長的要求：

關(guān)注最大線長，是因?yàn)?a class="article-link" target="_blank" href="/tag/layout/">layout工程師進(jìn)行等長匹配的時候，一般以最長且不可縮短的線為基準(zhǔn)，以此來進(jìn)行等長匹配的工作，如果最大線長已經(jīng)超過相關(guān)標(biāo)準(zhǔn)，就需要移動相關(guān)器件重新布局來解決問題，當(dāng)然，這是一種特殊情況。

長度匹配的要求：

一個通道之間的長度匹配要求：

在等長匹配的工作中，有一個誤區(qū)，就是以為長度差符合要求就可以了。下面還是以DDR并行信號為例，來解釋說明一下為什么等長匹配不僅僅是等長。

DDR單端常見的阻抗為40 ohm，表層相關(guān)的疊層信息如下圖所示：

本例中，為了方便計算，介電常數(shù)設(shè)為4，信號的速率大約為6in/ns，計算得出時延是167 ps/in，而軟件給出的時延是148 ps/in ，相關(guān)信息如下圖所示：

為了保證對比性和直觀性，還是將介電常數(shù)設(shè)為4，內(nèi)層信號層阻抗還是40 ohm，相關(guān)信息如下：

軟件給出內(nèi)層的是時延是169 ps/in：

同樣介電常數(shù)為4，delay延遲的數(shù)據(jù)是不同的，表層為148 ps/in，內(nèi)層為169 ps/in，這說明信號在表層和內(nèi)層的傳輸速率是不一樣的，即使在表層和內(nèi)層的長度完全一致，還是存在傳輸時延。

為了直觀體現(xiàn)信號等長但時延差別的情況，搭建相關(guān)的電路來進(jìn)行仿真驗(yàn)證，相關(guān)電路如下：

仿真得出的曲線如下：

本例取設(shè)計規(guī)范給出的最大長度5000 mil，波形可以看出即使長度匹配一樣，由于信號走線層數(shù)不同，造成信號延遲的不同，竟然相差0.12 ns，以6in/ns的經(jīng)驗(yàn)數(shù)值得出，長度匹配差值竟然達(dá)到720 mil。

實(shí)際上，等長的匹配是為了等時。芯片設(shè)計規(guī)范給出的是具體長度要求，這是因?yàn)檫@樣可以讓layout工程師在設(shè)計工作中更直觀了解要求，物理規(guī)則更符合常規(guī)操作。

我們在考慮等長匹配的時候，更應(yīng)該考慮的是等時，除了文中所說的線號走線層面的問題，還有玻纖效應(yīng)引起的skew的問題，也是需要注意的。

等長就是為了等時，這是長度匹配的最終目的。當(dāng)然，隨著速率提高，要求越來越嚴(yán)，為了滿足等時的要求，也就有了動態(tài)匹配的規(guī)則，這個要求需要參考相關(guān)的設(shè)計規(guī)范。