FPGA設(shè)計中,使用ISE和Matlab創(chuàng)建并仿真ROM IP核

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今天給大俠帶來FPGA設(shè)計中使用ISE和Matlab創(chuàng)建并仿真ROM IP核，話不多說，上貨。

本想使用簡單的中值濾波進行verilog相關(guān)算法的硬件實現(xiàn)，由于HDL設(shè)計軟件不能直接處理圖像，大部分過程都是可以將圖像按照一定的順序保存到TXT文檔中，經(jīng)過Modelsim仿真后，處理的數(shù)據(jù)再經(jīng)過matlab顯示圖像；圖像首先通過matlab或者C語言保存在TXT文檔中，生成測試向量文件，然后在仿真軟件中進行仿真處理，把處理后的數(shù)據(jù)保存為TXT格式，最后用matlab顯示，觀察結(jié)果。一般都是先創(chuàng)建MIF文件，將圖像中的像素信息用一個ROM儲存起來，然后調(diào)用ROM里面的地址進行處理，相當(dāng)于制作了一個ROM查找表。

圖像保存的步驟

1.使用matlab將圖像生成txt文。

2.創(chuàng)建mif文件(Memory Initialization File):使用mif生成器、C語言或者matlab語言來生成；選擇直接使用matlab生成mif文件gray_image.mif；

生成的mif文件如下圖所示：

3.調(diào)用mif文件生成ROM（verilog文件即.v文件）

使用Xilinx ISE創(chuàng)建并仿真ROM的步驟：

1.編寫.coe文件，作為ROM的初始化文件，.coe文件的格式和內(nèi)容如代碼所示：

2.生成的.coe文件格式如下圖所示：

3.使用Xilinx中的Core Generator完成ROM的例化(生成的.coe文件的圖像數(shù)據(jù)是一行行進行讀取的)。打開ISE，右鍵單擊New Source，如下圖所示：

單擊之后選擇IP_Core_Generator,

單擊Next選項，選擇Memories&Storage Elements->RAMs&ROMs->,選擇塊式存儲或者分布式存儲(這里根據(jù)存儲數(shù)據(jù)的大小進行選擇，較小的可以選擇塊式存儲)。

點擊Next，然后Finish。然后就出現(xiàn)了下面的界面，一直點擊Next進行ROM屬性的一些設(shè)置，直至完成：

然后就要選擇所需要的ROM的大?。?/p>

portA 表示輸出要不要時鐘打拍輸出，這個是在mux里實現(xiàn)的; 在添加初始化文件的時候，將之前matlab生成的.coe文件添加到ROM IP核中去。

一直next下去，就可以得到初始化好的ROM IP核，可以在./ipcore_dir目錄下查看ROM文件，從而可以在頂層模塊中對ROM進行例化。

生成的ROM文件的輸入輸出變量如下：

在頂層模塊中對ROM進行例化如下：

4.使用CoreGenerator完成ROM的例化后會生成一個.mif文件，這是Modelsim進行ROM仿真時需要的初始化文件，將.mif文件復(fù)制到Modelsim工程下進行仿真。

5.查看ROM模塊中的初始化數(shù)據(jù)，雙擊Rom模塊，出現(xiàn)如下圖的界面，點擊show按鈕，即可查看數(shù)據(jù)；