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1、ADC 采樣電路原理介紹
STM32 系列 MCU 中，ADC 的框架結構一般如下，其整個采樣主要由采樣保持電路(Sample and Hold)和 SAR 轉換單元完成，如紅色框內所示，其中采樣保持電路負責電平采樣，SAR 單元負責電平量化。
2、阻抗不匹配帶來的問題
在一個 ADC 轉換單元中，所有的通道共用一個采樣保持電容，假設在當前通道進行采樣前，前一個通道采樣時輸入電壓接近 VREF(比如 3.3V)，而當前需要采樣的通道電壓為 0V，該情況下采樣開關閉合后，CADC將對外放電。
在 RAIN一定的情況下，若是采樣時間 Ts不夠。則會出現(xiàn)在采樣時間結束后，CADC上電壓并沒有達到與 VAIN(即 0V)一致，最終結果解釋轉換結果偏大。在將采樣時間 Ts 延長，保證采樣時間結束后，CADC電壓達到 VAIN(0V)，此時再進入轉換量化后將得到準確的采樣結果。
3、阻抗不匹配處理方法
按照前述的理論，在實際 ADC 采樣的設計中，可以從幾方面來實現(xiàn)阻抗匹配：
- 增加采樣時間
o 軟件配置更長的采樣周期
o 降低 ADC 時鐘 FADC
- 減少采樣回路的輸入阻抗
o 減少 RAIN
o 采樣信號添加一級運放跟隨，然后再進入 ADC 輸入端口
4、如何判斷阻抗是否匹配
實際設計中，由于電路可能存在多級濾波以及 PCB 線路的寄生特性，往往比較難判斷輸入阻抗是否匹配，建議的最直接的方式是通過示波器查看 ADC 采樣端口的波形，下面給出一個示例，在相同的輸入阻抗下，不同的采樣時間配置下的采樣波形，以說明如何判斷設計是否合理。
5、小結
本文對 SAR 型 ADC 的架構和采樣電路的工作原理進行了簡單的介紹，在實際的 ADC 應用中，如果輸入阻抗與采樣時間不匹配，就無法得到準確的采樣結果，本文針對此問題給出了如何保證阻抗匹配，以及如何通過示波器的觀測采樣波形判斷輸入阻抗和采樣時間的選擇是否合理的方法。
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