• mPower 簡介 - 為任何規(guī)模的完整設計提供不折不扣的電源完整性

  電源完整性分析用于評估電路，確定其在實現(xiàn)后能否提供符合設計／預期的性能和可靠性。設計人員必須能夠驗證從 RTL／門級到芯片級集成，直到封裝和電路板系統(tǒng)級的模擬和數(shù)字電源完整性。mPower 工具集是一種創(chuàng)新的自動化電源完整性驗證解決方案，它將模擬和數(shù)字 EM、IR 壓降及功耗分析整合為一個完整、可擴展的解決方案，實現(xiàn)面向所有技術(shù)和所有設計類型且高度可信的功耗分析。

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• 創(chuàng)新的 UPMEM PIM-DRAM 需要創(chuàng)新的電源完整性分析

  UPMEM 提出的創(chuàng)新型 PIM-DRAM 模塊有望讓 IC 行業(yè)節(jié)省大量的資源和運營成本。但是，要想取得市場成功，UPMEM 必須確保他們的新模塊能夠有效地滿足市場對功耗和可靠性的要求。由于使用 mPower 集成式功耗分析流程可以嚴格且易用的分析模擬和數(shù)字電路，因而 UPMEM 確信他們的新 PIM-DRAM 模塊能夠提供符合設計期望的功耗、性能和可靠性。

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• 云中 EDA – 為什么是現(xiàn)在？

  云計算對我的企業(yè)而言有哪些價值？了解云何以成為 IC 驗證的可行選項，并探索您的企業(yè)如何以最佳方式使用云資源，來擴展成熟工藝節(jié)點和前沿技術(shù)的計算選項.

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• Calibre nmLVS-Recon 技術(shù)加快上市時間

  有一個趨勢非常明顯……流片變得越來越困難，需要的時間也越來越長。作為日益壯大的創(chuàng)新性早期設計驗證技術(shù)套件的一部分，Calibre nmLVS-Recon 工具使設計團隊能夠快速檢查 “存在問題” 和不成熟的設計，以便更快、更早地發(fā)現(xiàn)并修復具有重大影響的電路錯誤，從而在總體上縮短流片排程和上市時間。

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• 云端可靠性驗證帶來 顯著的運行時間優(yōu)勢

  設計復雜性和上市時間壓力迫使公司紛紛尋找創(chuàng)新的方法來利用所有可用的資源?！胺莾?nèi)部部署” 云計算環(huán)境提供了一個可擴展、可持續(xù)的平臺，能夠大幅改善 Calibre PERC 流程和其他嚴苛的 EDA 計算任務的運行時間。在云硬件資源上運行 Calibre PERC 驗證流程以滿足高峰使用需求，可以提高生產(chǎn)率并加快周轉(zhuǎn)速度。了解云計算的成本 / 效益關(guān)系，有助于公司確定可提供最大

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• 自對齊多重曝光軌道分解技術(shù)

  一旦決定使用特定的 SAMP 工藝，設計人員就必須確定最佳版圖分解，以生成所需的掩膜版，同時遵守所有相關(guān)的設計規(guī)則。IMEC 和 Siemens Digital Industries Software 共同介紹了生成符合 DRC 要求的軌道（線條）掩膜版的分解要求和技術(shù)。Calibre 多重曝光工具不僅可以自動執(zhí)行分解過程，還能幫助設計人員在繪制的目標形狀無法正確生成軌道掩膜版時更快、更準確地調(diào)試

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• 利用自動靜態(tài)檢查驗證提高電路性能和可靠性

  集成電路 (IC) 技術(shù)的進步，例如技術(shù)節(jié)點縮小、新型處理技術(shù)和材料以及片上無源器件的集成等，都促使 IC 設計的復雜性快速增加。特征項尺寸的縮小提高了器件集成密度，有助于以更低的成本在芯片上增加更多功能。

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• 通過基于單元的 P2P/CD驗證評估 ESD 穩(wěn)健性

  靜電放電 (ESD) 是集成電路 (IC) 設計中最老生常談的可靠性問題之一。當兩個帶電物體之間突然出現(xiàn)意外電流時，就會發(fā)生 ESD 事件。在 IC 中，ESD 通常由電氣短路或介電質(zhì)擊穿引起。ESD 事件總是會對電路造成物理損害，要么導致器件立即失效，要么導致電路出現(xiàn)不太明顯的減損，從而降低器件的總體性能和可靠性。

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• 使用機器學習對 ECD 進行建模以改進 CMP 仿真

  化學機械平面化 / 拋光 (CMP) 是在半導體芯片和電子器件的多級互連制造過程中使用的一項關(guān)鍵技術(shù)1,2。芯片制造中使用的許多工藝步驟都要求晶圓具有平整（光滑）表面，以確保在生成下一層結(jié)構(gòu)的光刻過程中曝光出正確的圖形。CMP 作為一項實現(xiàn)表面平坦的關(guān)鍵工藝，用來滿足精確焦深 (DOF) 和光刻要求，并進一步精確支持后續(xù)構(gòu)建多級互連導線、高 k 替代金屬柵極晶體管、3D 堆疊芯片、3D NAND

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• mPower 簡介：為任何規(guī)模的完整設計提供不折不扣的電源完整性

  電源完整性分析用于評估電路，確定其在實現(xiàn)后能否提供符合設計／預期的性能和可靠性。設計人員必須能夠驗證從 RTL／門級到芯片級集成，直到封裝和電路板系統(tǒng)級的模擬和數(shù)字電源完整性。mPower 工具集是一種創(chuàng)新的自動化電源完整性驗證解決方案，它將模擬和數(shù)字 EM、IR 壓降及功耗分析整合為一個完整、可擴展的解決方案，實現(xiàn)面向所有技術(shù)和所有設計類型且高度可信的功耗分析。 ?

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• 創(chuàng)新的 UPMEM PIM-DRAM 需要創(chuàng)新的電源完整性分析

  UPMEM 提出的創(chuàng)新型 PIM-DRAM 模塊有望讓 IC 行業(yè)節(jié)省大量的資源和運營成本。但是，要想取得市場成功，UPMEM 必須確保他們的新模塊能夠有效地滿足市場對功耗和可靠性的要求。由于使用 mPower 集成式功耗分析流程可以嚴格且易用的分析模擬和數(shù)字電路，因而 UPMEM 確信他們的新 PIM-DRAM 模塊能夠提供符合設計期望的功耗、性能和可靠性。 ?

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• 自動化后處理 DRC 錯誤可提高調(diào)試效率

  自動化后處理 DRC 調(diào)試流程使設計人員能夠更快、更準確地分析和修復（或豁免）各種復雜的錯誤條件。通過為設計人員提供有關(guān)各種 DRC/DFM 錯誤的更精確和更詳細的信息、自動化錯誤分析和處理以及關(guān)于錯誤分布的可視化顯示，高級后處理功能不僅可以幫助設計團隊快速完成調(diào)試流程，節(jié)省寶貴的時間和資源，同時還能提高設計質(zhì)量。 ?

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• 2.5D 和 3D IC 的自動化 ESD 防護驗證

  確保您的集成電路 (IC) 設計能夠承受靜電放電 (ESD) 事件而不會導致?lián)p壞或故障，這是 IC 電路設計和驗證中極其重要的一項活動。雖然常規(guī) 2D IC 已擁有完善的自動化 ESD 驗證流程，但 2.5D 和 3D 集成給 ESD 設計和驗證提出了新的挑戰(zhàn)。盡管有一些設計方法可幫助設計人員在 2.5D 和 3D IC 中實現(xiàn)有效的 ESD 防護，但迄今為止， 這些技術(shù)顯然缺乏自動化 ESD 驗

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• 使用機器學習對ECD建模以改進CMP仿真

  半機械平面化/拋光（CMP）是制造半導體芯片和電子設備的多級互連過程中使用的一項關(guān)鍵技術(shù)。芯片制造中使用的許多工藝步驟需要晶片上的平面（光滑）表面，以確保在為下一層生成結(jié)構(gòu)的光刻過程中正確印刷圖案。CMP是用于實現(xiàn)精確焦深（DOF）和光刻要求所需的表面平坦度的關(guān)鍵工藝，并準確支持構(gòu)建多級互連線、high-k替代金屬柵極傳輸?shù)倪M一步蝕刻步驟。?

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• DRC錯誤的自動處理以提高調(diào)試效率

  自動化處理DRC調(diào)試流程使設計人員能夠更快速、更準確地分析和修復（或免除）各種復雜的錯誤條件。通過為設計人員提供有關(guān)各種DRC/DFM錯誤的更精確和詳細的信息、錯誤的自動分析和處理以及錯誤分布的可視化顯示，先進的后處理功能不僅可以幫助設計團隊快速完成調(diào)試流程， 節(jié)省寶貴的時間和資源，同時也提高了設計質(zhì)量。

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• 2.5D及3D元器件的自動ESD保護驗證

  確保您的集成電路 (IC) 設計能夠承受靜電放電（ESD）事件而不會導致?lián)p壞或故障，這是IC電路設計和驗證中極其重要的活動。雖然ESD驗證的自動化流程已為常規(guī)2D IC建立完善，但2.5D和3D集成對ESD設計和驗證提出了新的挑戰(zhàn)。盡管有一些設計方法可以幫助設計人員在2.5D和3D IC中實現(xiàn)有效的ESD保護，但迄今為止，這些技術(shù)明顯缺乏自動化ESD驗證解決方案。讓我們來看看這些集成技術(shù)帶來的驗證

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• 云端的可靠性驗證可帶來顯著的運行時優(yōu)勢

  設計復雜性和上市時間壓力迫使公司尋找創(chuàng)新方法來利用所有可用資源。“非本地”云計算環(huán)境提供了一個可擴展且可持續(xù)的平臺，可以顯著改善 Calibre PERC 流程和其他要求苛刻的 EDA 計算任務的運行時間。在云硬件資源上運行 Calibre PERC 驗證流程以滿足高峰需求使用可以提高生產(chǎn)力并加快周轉(zhuǎn)時間。 了解云計算的成本/收益關(guān)系有助于公司確定提供最大回報的最佳配置。

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• 通過自動插入過孔減少IR 和 EM 問題

  IR?壓降和?EM?問題會大幅減損先進工藝節(jié)點的性能和可靠性。添加過孔是最有效的校正手段，但傳統(tǒng)的自定義腳本不僅困難、耗時，而且無法保證設計即正確的過孔。Calibre YieldEnhancer PowerVia?實用工具使用制造要求自動插入無任何?DRC/LVS?錯誤的過孔。結(jié)果顯示，EM/IR?結(jié)果得到顯著改善，包括電流密

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• IC 中的高級電氣規(guī)則檢查

  電氣規(guī)則檢查?(ERC)?是任何集成電路?(IC)?或芯片設計中設計驗證的重要組成部分。ERC?從電氣工程的角度驗證原理圖或?Layout?設計的穩(wěn)健性，確保電路將按照設計和預期正常運行。ERC?違規(guī)可能導致良率降低，甚至可能導致產(chǎn)品交付后發(fā)生潛在的電路故障或電氣失效。找到并糾正?ERC?錯誤對于產(chǎn)

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• 使用電阻和電流密度數(shù)據(jù)調(diào)試 P2P 結(jié)果

  點對點電阻和電流密度仿真的調(diào)試通常非常耗時，而且需要投入大量資源。將?Calibre RVE?結(jié)果查看器與?Calibre PERC?邏輯驅(qū)動型版圖?P2P?調(diào)試流程相結(jié)合，可以為設計人員提供快速、有效的方法來查找互連中的潛在問題區(qū)域。借助詳細的可視化路徑分析，設計人員可以更快、更準確地識別、糾正和驗證?IC?版圖中的

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